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參數(shù)資料
| 型號(hào)： | D83C154DTXXX-25D |
| 廠商： | ATMEL CORP |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | 0.600 INCH, CERAMIC, DIP-40 |
| 文件頁(yè)數(shù)： | 47/242頁(yè) |
| 文件大?。?/td> | 3080K |
| 代理商： | D83C154DTXXX-25D |
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140
2588F–AVR–06/2013
ATtiny261/461/861
Bits 1, 0 – ACIS1, ACIS0: Analog Comparator Interrupt Mode Select
These bits determine which comparator events that trigger the Analog Comparator interrupt. The
different settings are shown in Table 14-2.
When changing the ACIS1/ACIS0 bits, the Analog Comparator Interrupt must be disabled by
clearing its Interrupt Enable bit in the ACSR Register. Otherwise an interrupt can occur when the
bits are changed.
14.2.2
ACSRB – Analog Comparator Control and Status Register B
Bit 7 – HSEL: Hysteresis Select
When this bit is written logic one, the hysteresis of the Analog Comparator is switched on. The
hysteresis level is selected by the HLEV bit.
Bit 6 – HLEV: Hysteresis Level
When the hysteresis is enabled by the HSEL bit, the Hysteresis Level, HLEV, bit selects the hys-
teresis level that is either 20mV (HLEV=0) or 50mV (HLEV=1).
Bits 2:0 – ACM2:ACM0: Analog Comparator Multiplexer
The Analog Comparator multiplexer bits select the positive and negative input pins of the Analog
Comparator. The different settings are shown in Table 14-1.
14.2.3
DIDR0 – Digital Input Disable Register 0
Bits 7:4,2:0 – ADC6D:ADC0D: ADC6:0 Digital Input Disable
When this bit is written logic one, the digital input buffer on the corresponding ADC pin is dis-
abled. The corresponding PIN register bit will always read as zero when this bit is set. When an
analog signal is applied to the ADC7:0 pin and the digital input from this pin is not needed, this
bit should be written logic one to reduce power consumption in the digital input buffer.
Bit 3 – AREFD: AREF Digital Input Disable
When this bit is written logic one, the digital input buffer on the AREF pin is disabled. The corre-
sponding PIN register bit will always read as zero when this bit is set. When an analog signal is
Table 14-2.
ACIS1/ACIS0 Settings
ACIS1
ACIS0
Interrupt Mode
0
Comparator Interrupt on Output Toggle.
01
Reserved
1
0
Comparator Interrupt on Falling Output Edge.
1
Comparator Interrupt on Rising Output Edge.
Bit
76543210
HSEL
HLEV
-
ACM2
ACM1
ACM0
ACSRB
Read/Write
R/W
R
R/W
Initial Value
0
N/A
00000
Bit
7654
3
2
10
ADC6D
ADC5D
ADC4D
ADC3D
AREFD
ADC2D
ADC1D
ADC0D
DIDR0
Read/Write
R/W
Initial Value
0000
0
00
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PDF描述 |
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