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參數(shù)資料
| 型號(hào)： | CS43L22-CNZR |
| 廠商： | Cirrus Logic Inc |
| 文件頁數(shù)： | 9/66頁 |
| 文件大小： | 0K |
| 描述： | IC DAC W/HDPN & SPKR AMPS 40-QFN |
| 標(biāo)準(zhǔn)包裝： | 4,000 |
| 位數(shù)： | 24 |
| 數(shù)據(jù)接口： | 串行 |
| 轉(zhuǎn)換器數(shù)目： | 1 |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 40-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 40-QFN（6x6） |
| 包裝： | 帶卷 (TR) |
| 輸出數(shù)目和類型： | 2 電壓，單極 |
| 采樣率（每秒）： | 96k |
| 配用： | 598-1529-ND - BOARD EVAL FOR CS43L22 |
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DS792F2
17
CS43L22
Confidential Draft
3/4/10
SWITCHING SPECIFICATIONS - IC CONTROL PORT
Inputs: Logic 0 = DGND; Logic 1 = V; SDA CL =30pF.
13. Data must be held for sufficient time to bridge the transition time, tfc, of SCL.
Parameters
Symbol
Min
Max
Unit
SCL Clock Frequency
fscl
-
100
kHz
RESET Rising Edge to Start
tirs
550
-
ns
Bus Free Time Between Transmissions
tbuf
4.7
-
s
Start Condition Hold Time (prior to first clock pulse)
thdst
4.0
-
s
Clock Low time
tlow
4.7
-
s
Clock High Time
thigh
4.0
-
s
Setup Time for Repeated Start Condition
tsust
4.7
-
s
SDA Hold Time from SCL Falling
thdd
0-
s
SDA Setup time to SCL Rising
tsud
250
-
ns
Rise Time of SCL and SDA
trc
-1
s
Fall Time SCL and SDA
tfc
-
300
ns
Setup Time for Stop Condition
tsusp
4.7
-
s
Acknowledge Delay from SCL Falling
tack
300
1000
ns
t
buf
t
hdst
t
hdst
t
low
t r
t f
t
hdd
t
high
t sud
t sust
t susp
Stop
Start
Stop
Repeated
SDA
SCL
t
irs
RESET
Figure 4. Control Port Timing - IC
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CS4461-CZZR | IC ADC PSR FEEDBACK 24-TSSOP |
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| CS5340-DZZR | IC ADC AUD 101DB 200KHZ 16-TSSOP |
| CS5341-DZZ | IC ADC AUD 105DB 200KHZ 16-TSSOP |
| CS5342-CZZ | IC ADC AUD 105DB 200KHZ 16-TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CS43L23-CWZR | 功能描述:IC DAC W/HDPN & SPKR AMPS 40-QFN 制造商:cirrus logic inc. 系列:* 零件狀態(tài):Not For New Designs 標(biāo)準(zhǔn)包裝:6,000 |
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| CS43L42 | 制造商:CIRRUS 制造商全稱:Cirrus Logic 功能描述:Low Voltage,Stereo DAC With Headphone Amp |
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