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參數(shù)資料
| 型號： | CL7256AFC100-5 |
| 英文描述： | Logic IC |
| 中文描述： | 邏輯IC |
| 文件頁數(shù)： | 10/16頁 |
| 文件大?。?/td> | 176K |
| 代理商： | CL7256AFC100-5 |
CL7256A and CL7256AE Laser Processed Logic Devices
Page 10
Parameter
Conditions
Min
Max
Min
Max
Min
Max
Unit
t
PD1
Input to non-registered output
C
L
= 35 pF
7.5
10.0
12.0
ns
t
PD2
I/O input to non-registered output
C
L
= 35 pF
7.5
10.0
12.0
ns
t
SU
Global clock setup time
4.9
6.6
7.8
ns
t
H
Global clock hold time
0.0
0.0
0.0
ns
t
FSU
Global clock setup time of fast input
3.0
3.0
3.0
ns
t
FH
Global clock hold time of fast input
0.0
0.0
0.0
ns
t
CO1
Global clock to output delay
C
L
= 35 pF
1.0
4.5
1.0
5.9
1.0
7.1
ns
t
CH
Global clock high time
3.0
4.0
5.0
ns
t
CL
Global clock low time
3.0
4.0
5.0
ns
t
ASU
Array clock setup time
1.6
2.1
2.4
ns
t
AH
Array clock hold time
2.1
3.4
4.4
ns
t
ACO1
Array clock to output delay
C
L
= 35 pF
7.8
10.4
12.5
ns
t
ACH
Array clock high time
3.0
4.0
5.0
ns
t
ACL
Array clock low time
3.0
4.0
5.0
ns
t
CNT
Minimum global clock period
8.4
11.2
13.3
ns
f
CNT
Max. internal global clock frequency
119.0
89.3
75.2
MHz
t
ACNT
Minimum array clock period
8.4
11.2
13.3
ns
f
ACNT
Max. internal array clock frequency
119.0
89.3
75.2
MHz
Symbol
7KA tbl 06A2
Speed: -7
Speed: -10
Speed: -12
External Timing Parameters
AC Electrical Specifications cont.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CL7256AFC100-6 | Logic IC |
| CL7256AFC100-7 | Logic IC |
| CL7256AFC256-10 | Electrically-Erasable Complex PLD |
| CL7256AFC256-12 | |
| CL7256AFC256-4 | Electrically-Erasable Complex PLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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