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參數(shù)資料
| 型號： | CL7256AFC100-4 |
| 英文描述： | Logic IC |
| 中文描述： | 邏輯IC |
| 文件頁數(shù)： | 9/16頁 |
| 文件大?。?/td> | 176K |
| 代理商： | CL7256AFC100-4 |
CL7256A and CL7256AE Laser Processed Logic Devices
Page 9
Parameter
Conditions
Min
Max
Min
Max
Min
Max
Unit
t
PD1
Input to non-registered output
C
L
= 35 pF
4.5
5.0
6.0
ns
t
PD2
I/O input to non-registered output
C
L
= 35 pF
4.5
5.0
6.0
ns
t
SU
Global clock setup time
3.0
3.2
3.7
ns
t
H
Global clock hold time
0.0
0.0
0.0
ns
t
FSU
Global clock setup time of fast input
2.5
2.5
2.5
ns
t
FH
Global clock hold time of fast input
0.0
0.0
0.5
ns
t
CO1
Global clock to output delay
C
L
= 35 pF
1.0
2.8
1.0
3.0
1.0
3.3
ns
t
CH
Global clock high time
2.0
2.0
3.0
ns
t
CL
Global clock low time
2.0
2.0
3.0
ns
t
ASU
Array clock setup time
1.4
1.0
0.8
ns
t
AH
Array clock hold time
0.8
0.8
1.9
ns
t
ACO1
Array clock to output delay
C
L
= 35 pF
4.4
5.2
1.0
6.2
ns
t
ACH
Array clock high time
2.0
2.0
3.0
ns
t
ACL
Array clock low time
2.0
2.0
3.0
ns
t
CNT
Minimum global clock period
5.2
5.5
6.4
ns
f
CNT
Max. internal global clock frequency
192.3
181.8
156.3
MHz
t
ACNT
Minimum array clock period
5.2
5.5
6.4
ns
f
ACNT
Max. internal array clock frequency
192.3
181.8
156.3
MHz
Symbol
7KA tbl 06A1
Speed: -4
Speed: -5
Speed: -6
AC Electrical Specifications
I/O Element Timing Parameters
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CL7256AFC100-5 | Logic IC |
| CL7256AFC100-6 | Logic IC |
| CL7256AFC100-7 | Logic IC |
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| CL7256AFC256-12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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