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參數(shù)資料
| 型號： | C8051F369-GM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 10/288頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC 8051 MCU 16K FLASH 28-QFN |
| 產(chǎn)品培訓模塊： | Serial Communication Overview |
| 標準包裝： | 73 |
| 系列： | C8051F36x |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 50MHz |
| 連通性： | SMBus（2 線/I²C），SPI，UART/USART |
| 外圍設備： | POR，PWM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 25 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 1K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 數(shù)據(jù)轉換器： | A/D 17x10b; D/A 1x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 28-VFQFN 裸露焊盤 |
| 包裝： | 托盤 |
| 配用： | 336-1410-ND - KIT DEV FOR C8051F360 FAMILY |
| 其它名稱： | 336-1651 |
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Rev. 1.0
107
C8051F360/1/2/3/4/5/6/7/8/9
10. Interrupt Handler
The C8051F36x family includes an extended interrupt system supporting a total of 16 interrupt sources
with two priority levels. The allocation of interrupt sources between on-chip peripherals and external input
pins varies according to the specific version of the device. Each interrupt source has one or more associ-
ated interrupt-pending flag(s) located in an SFR. When a peripheral or external source meets a valid inter-
rupt condition, the associated interrupt-pending flag is set to logic ‘1’.
If interrupts are enabled for the source, an interrupt request is generated when the interrupt-pending flag is
set. As soon as execution of the current instruction is complete, the CPU generates an LCALL to a prede-
termined address to begin execution of an interrupt service routine (ISR). Each ISR must end with an RETI
instruction, which returns program execution to the next instruction that would have been executed if the
interrupt request had not occurred. If interrupts are not enabled, the interrupt-pending flag is ignored by the
hardware and program execution continues as normal. (The interrupt-pending flag is set to logic ‘1’ regard-
less of the interrupt's enable/disable state.)
Each interrupt source can be individually enabled or disabled through the use of an associated interrupt
enable bit in the Interrupt Enable and Extended Interrupt Enable SFRs. However, interrupts must first be
globally enabled by setting the EA bit (IE.7) to logic ‘1’ before the individual interrupt enables are recog-
nized. Setting the EA bit to logic ‘0’ disables all interrupt sources regardless of the individual interrupt-
enable settings. Note that interrupts which occur when the EA bit is set to logic ‘0’ will be held in a pending
state, and will not be serviced until the EA bit is set back to logic ‘1’.
Note: Any instruction that clears a bit to disable an interrupt should be immediately followed by an instruc-
tion that has two or more opcode bytes. Using EA (global interrupt enable) as an example:
// in 'C':
EA = 0; // clear EA bit.
EA = 0; // this is a dummy instruction with two-byte opcode.
; in assembly:
CLR EA ; clear EA bit.
CLR EA ; this is a dummy instruction with two-byte opcode.
For example, if an interrupt is posted during the execution phase of a "CLR EA" opcode (or any instruction
which clears a bit to disable an interrupt source), and the instruction is followed by a single-cycle instruc-
tion, the interrupt may be taken. However, a read of the enable bit will return a '0' inside the interrupt ser-
vice routine. When the bit-clearing opcode is followed by a multi-cycle instruction, the interrupt will not be
taken.
Some interrupt-pending flags are automatically cleared by the hardware when the CPU vectors to the ISR.
However, most are not cleared by the hardware and must be cleared by software before returning from the
ISR. If an interrupt-pending flag remains set after the CPU completes the return-from-interrupt (RETI)
instruction, a new interrupt request will be generated immediately and the CPU will re-enter the ISR after
the completion of the next instruction.
10.1. MCU Interrupt Sources and Vectors
The C8051F36x MCUs support 16 interrupt sources. Software can simulate an interrupt by setting any
interrupt-pending flag to logic ‘1’. If interrupts are enabled for the flag, an interrupt request will be gener-
ated and the CPU will vector to the ISR address associated with the interrupt-pending flag. MCU interrupt
sources, associated vector addresses, priority order, and control bits are summarized in Table 10.1 on
page 108. Refer to the data sheet section associated with a particular on-chip peripheral for information
regarding valid interrupt conditions for the peripheral and the behavior of its interrupt-pending flag(s).
相關PDF資料 |
PDF描述 |
|---|---|
| LPC1343FHN33,551 | IC MCU 32BIT 32KB FLASH 33HVQFN |
| LPC1225FBD48/321,1 | MCU 32BIT 80K FLASH 8K 48-LQFP |
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| EFM32TG110F32 | MCU 32BIT 32KB FLASH 24-QFN |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| C8051F369-GM2 | 制造商:SILABS 制造商全稱:SILABS 功能描述:Mixed Signal ISP Flash MCU Family |
| C8051F369-GMR | 功能描述:8位微控制器 -MCU 16KB 50MIPS 10ADC 10 DAC 28Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| C8051F370-A-DK | 功能描述:開發(fā)板和工具包 - 8051 DevKit for C8051F37x MCUs RoHS:否 制造商:Silicon Labs 產(chǎn)品:Development Kits 工具用于評估:C8051F960, Si7005 核心: 接口類型:USB 工作電源電壓: |
| C8051F370-A-GM | 功能描述:8位微控制器 -MCU 16KB, ADC, QFN24 MCU w/EEPROM RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| C8051F370-A-GMR | 制造商:Silicon Laboratories Inc 功能描述:16KB, ADC, QFN24 MCU W/EEPROM - Tape and Reel 制造商:Silicon Laboratories Inc 功能描述:IC MCU 8BIT 16KB FLASH 24QFN 制造商:Silicon Laboratories Inc 功能描述:16KB, ADC, QFN24 MCU w/EEPROM |
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