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參數(shù)資料
| 型號： | ATTINY84A-MU |
| 廠商： | Atmel |
| 文件頁數(shù)： | 5/135頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8BIT 8K FLASH 20VQFN |
| 標準包裝： | 490 |
| 系列： | AVR® ATtiny |
| 核心處理器： | AVR |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 連通性： | USI |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 12 |
| 程序存儲器容量： | 8KB（4K x 16） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大小： | 512 x 8 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-WFQFN 裸露焊盤 |
| 包裝： | 托盤 |
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102
32015G–AVR32–09/09
AT32AP7001
11.5.7.2
Disabling a generic clock
The generic clock can be disabled by writing CEN to 0 or entering a sleep mode that disables
the PB clocks. In either case, the generic clock will be switched off on the first falling edge after
the disabling event, to ensure that no glitches occur. If CEN is written to 0, the bit will still read as
1 until the next falling edge occurs, and the clock is actually switched off. When writing CEN to 0,
the other bits in GCCTRL should not be changed until CEN reads as 0, to avoid glitches on the
generic clock.
When the clock is disabled, both the prescaler and output are reset.
11.5.7.3
Changing clock frequency
When changing generic clock frequency by writing GCCTRL, the clock should be switched off by
the procedure above, before being re-enabled with the new clock source or division setting. This
prevents glitches during the transition.
11.5.7.4
Generic clock implementation
In AT32AP7001, there are 8 generic clocks. These are allocated to different functions as shown
in Table 11-3.
11.5.8
Divided PB clocks
The clock generator in the Power Manager provides divided PBA and PBB clocks for use by
peripherals that require a prescaled PB clock. This is described in the documentation for the rel-
evant modules.
The divided clocks are not directly maskable, but are stopped in sleep modes where the PB
clocks are stopped.
11.5.9
Debug operation
During a debug session, the user may need to halt the system to inspect memory and CPU reg-
isters. The clocks normally keep running during this debug operation, but some peripherals may
require the clocks to be stopped, e.g. to prevent timer overflow, which would cause the program
to fail. For this reason, peripherals on the PBA and PBB buses may use “debug qualified” PB
clocks. This is described in the documentation for the relevant modules. The divided PB clocks
are always debug qualified clocks.
Table 11-3.
Generic clock allocation
Clock number
Function
0GCLK0 pin
1GCLK1 pin
2GCLK2 pin
3GCLK3 pin
4GCLK4 pin
5
Reserved for internal use
6DAC
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參數(shù)描述 |
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| ATTINY84A-SSFR | 功能描述:8位微控制器 -MCU 20MHz, SOIC, High Grade (+125C), T&R RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| ATTINY84A-SSU | 功能描述:8位微控制器 -MCU 20MHz Ind. Grade RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
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