MSSP I2
參數資料
型號： ATTINY461A-XUR
廠商： Atmel
文件頁數： 54/296頁
文件大?。?/td> 0K
描述： MCU AVR 4K FLASH 20MHZ 20TSSOP
產品培訓模塊： tinyAVR Introduction
標準包裝： 4,000
系列： AVR® ATtiny
核心處理器： AVR
芯體尺寸： 8-位
速度： 20MHz
連通性： USI
外圍設備： 欠壓檢測/復位，POR，PWM，溫度傳感器，WDT
輸入/輸出數： 16
程序存儲器容量： 4KB（2K x 16）
程序存儲器類型： 閃存
EEPROM 大小： 256 x 8
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
數據轉換器： A/D 11x10b
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 20-TSSOP（0.173"，4.40mm 寬）
包裝： 帶卷 (TR)
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2000 Microchip Technology Inc.
Advanced Information
DS30475A-page 147
PIC18CXX8
15.4
MSSP I2C Operation
The MSSP module in I2C mode, fully implements all
master and slave functions (including general call sup-
port) and provides interrupts on START and STOP bits
in hardware to determine a free bus (Multi-master
mode). The MSSP module implements the standard
mode specifications, as well as 7-bit and 10-bit
addressing.
Two pins are used for data transfer. These are the
RC3/SCK/SCL pin, which is the clock (SCL), and the
RC4/SDI/SDA pin, which is the data (SDA). The user
must configure these pins as inputs or outputs through
the TRISC<4:3> bits.
The MSSP module functions are enabled by setting
MSSP Enable bit SSPEN (SSPCON1 register).
FIGURE 15-6: MSSP BLOCK DIAGRAM
(I2C MODE)
The MSSP module has these six registers for I2C oper-
ation:
MSSP Control Register1 (SSPCON1)
MSSP Control Register2 (SSPCON2)
MSSP Status Register (SSPSTAT)
Serial Receive/Transmit Buffer (SSPBUF)
MSSP Shift Register (SSPSR) - Not directly
accessible
MSSP Address Register (SSPADD)
The SSPCON1 register allows control of the I2C oper-
ation.
The
SSPM3:SSPM0
mode
selection
bits
(SSPCON1 register) allow one of the following I2C
modes to be selected:
I2C Master mode, clock = OSC/4 (SSPADD +1)
I2C Slave mode (7-bit address)
I2C Slave mode (10-bit address)
I2C Slave mode (7-bit address), with START and
STOP bit interrupts enabled
I2C Slave mode (10-bit address), with START and
STOP bit interrupts enabled
I2C Firmware controlled master operation, slave
is idle
Selection of any I2C mode with the SSPEN bit set,
forces the SCL and SDA pins to be open drain, pro-
vided these pins are programmed to inputs by setting
the appropriate TRISC bits.
15.4.1
SLAVE MODE
In Slave mode, the SCL and SDA pins must be config-
ured as inputs (TRISC<4:3> set). The MSSP module
will override the input state with the output data when
required (slave-transmitter).
When an address is matched, or the data transfer after
an address match is received, the hardware automati-
cally will generate the acknowledge (ACK) pulse and
load the SSPBUF register with the received value cur-
rently in the SSPSR register.
If either or both of the following conditions are true, the
MSSP module will not give this ACK pulse:
a)
The buffer full bit BF (SSPCON1 register) was
set before the transfer was received.
b)
The overflow bit SSPOV (SSPCON1 register)
was set before the transfer was received.
In this event, the SSPSR register value is not loaded
into the SSPBUF, but bit SSPIF (PIR registers) is set.
The BF bit is cleared by reading the SSPBUF register,
while bit SSPOV is cleared through software.
The SCL clock input must have a minimum high and
low for proper operation. The high and low times of the
I2C specification, as well as the requirement of the
MSSP module, is shown in timing parameter #100 and
parameter #101.
Read
Write
SSPSR reg
Match Detect
SSPADD reg
START and
STOP bit detect
SSPBUF reg
Internal
Data Bus
Addr Match
Set, RESET
S, P bits
(SSPSTAT reg)
RC3/SCK/SCL
RC4/
Shift
Clock
MSb
SDI/
LSb
SDA
Note:
I/O pins have diode protection to VDD and VSS.
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