參數(shù)資料
型號(hào)： ATSAM3N4AA-MU
廠商： Atmel
文件頁(yè)數(shù)： 21/60頁(yè)
文件大?。?/td> 0K
描述： MCU FLASH 48-QFN
產(chǎn)品培訓(xùn)模塊： Touch Solutions on the Atmel ARM? Cortex?-M3 Based Flash Microcontrollers
特色產(chǎn)品： SAM3N Flash MCU
標(biāo)準(zhǔn)包裝： 260
系列： SAM3N
核心處理器： ARM? Cortex?-M3
芯體尺寸： 32-位
速度： 48MHz
連通性： I²C，IrDA，SPI，UART/USART
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，DMA，POR，PWM，WDT
輸入/輸出數(shù)： 34
程序存儲(chǔ)器容量： 256KB（256K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 24K x 8
電壓 - 電源 (Vcc/Vdd)： 1.62 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 48-VFQFN 裸露焊盤
包裝： 托盤
28
11011BS–ATARM–22-Feb-12
SAM3N Summary
7.5
Master to Slave Access
All the Masters can normally access all the Slaves. However, some paths do not make sense,
for example allowing access from the Cortex-M3 S Bus to the Internal ROM. Thus, these paths
are forbidden or simply not wired, and shown as “-” in Table 7-3.
7.6
Peripheral DMA Controller
Handles data transfer between peripherals and memories
Low bus arbitration overhead
– One Master Clock cycle needed for a transfer from memory to peripheral
– Two Master Clock cycles needed for a transfer from peripheral to memory
Next Pointer management for reducing interrupt latency requirement
The Peripheral DMA Controller handles transfer requests from the channel according to the fol-
lowing priorities (Low to High priorities):
Table 7-3.
SAM3N Master to Slave Access
Masters
0
1
2
Slaves
Cortex-M3 I/D Bus
Cortex-M3 S Bus
PDC
0
Internal SRAM
-
X
1
Internal ROM
X
-
X
2
Internal Flash
X
-
3
Peripheral Bridge
-
X
Table 7-4.
Peripheral DMA Controller
Instance name
Channel T/R
100 & 64 Pins
48 Pins
TWI0
Transmit
x
UART0
Transmit
x
USART0
Transmit
x
DAC
Transmit
x
N/A
SPI
Transmit
x
TWI0
Receive
x
UART0
Receive
x
USART0
Receive
x
ADC
Receive
x
SPI
Receive
x
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PDF描述
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