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參數(shù)資料
| 型號(hào)： | ATF1502ASV-15JI44 |
| 廠商： | Atmel |
| 文件頁數(shù)： | 8/25頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CPLD EE HP 15NS 44-PLCC |
| 標(biāo)準(zhǔn)包裝： | 27 |
| 系列： | ATF15xx |
| 可編程類型： | 系統(tǒng)內(nèi)可編程（最少 10,000 次編程/擦除循環(huán)） |
| 最大延遲時(shí)間 tpd(1)： | 15.0ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 宏單元數(shù)： | 32 |
| 輸入/輸出數(shù)： | 32 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 44-PLCC |
| 包裝： | 管件 |
16
1615J–PLD–01/06
ATF1502ASV
14. Power-down Mode
The ATF1502ASV includes an optional pin-controlled power-down feature. When this mode is
enabled, the PD pin acts as the power-down pin. When the PD pin is high, the device supply cur-
rent is reduced to less than 3 mA. During power-down, all output data and internal logic states
are latched and held. Therefore, all registered and combinatorial output data remain valid. Any
outputs that were in a high-Z state at the onset will remain at high-Z. During power-down, all
input signals except the power-down pin are blocked. Input and I/O hold latches remain active to
ensure that pins do not float to indeterminate levels, further reducing system power. The power-
down pin feature is enabled in the logic design file. Designs using the power-down pin may not
use the PD pin logic array input. However, all other PD pin macrocell resources may still be
used, including the buried feedback and foldback product term array inputs.
Notes:
1. For slow slew outputs, add t
SSO.
2. Pin or product term.
Table 14-1.
Power-down AC Characteristics(1)(2)
Symbol
Parameter
-15
-20
Units
Min
Max
Min
Max
tIVDH
Valid I, I/O before PD High
15
20
ns
t
GVDH
Valid OE(2) before PD High
15
20
ns
tCVDH
Valid Clock(2) before PD High
15
20
ns
tDHIX
I, I/O Don’t Care after PD High
25
30
ns
t
DHGX
OE(2) Don’t Care after PD High
25
30
ns
tDHCX
Clock(2) Don’t Care after PD High
25
30
ns
tDLIV
PD Low to Valid I, I/O
1
s
t
DLGV
PD Low to Valid OE(2)
11
s
tDLCV
PD Low to Valid Clock(2)
11
s
t
DLOV
PD Low to Valid Output
1
s
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