參數(shù)資料
型號： AT89LP6440-20JU
廠商： Atmel
文件頁數(shù)： 5/200頁
文件大?。?/td> 0K
描述： MCU 8051 64K FLASH ISP 44PLCC
產(chǎn)品培訓(xùn)模塊： MCU Product Line Introduction
標(biāo)準(zhǔn)包裝： 27
系列： 89LP
核心處理器： 8051
芯體尺寸： 8-位
速度： 20MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 38
程序存儲器容量： 64KB（64K x 8）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 8K x 8
RAM 容量： 4.25K x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-LCC（J 形引線）
包裝： 管件
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102
3706C–MICRO–2/11
AT89LP3240/6440
.
Notes:1. In these modes MOSI is active only during transfers. MOSI will be pulled high between trans-
fers to allow other masters to control the line.
2. In Push-Pull mode MOSI is active only during transfers, otherwise it is tristated to prevent line
contention. A weak external pull-up may be required to prevent MOSI from floating.
Table 17-1.
SPI Pin Configuration and Behavior when SPE = 1
Pin
Mode
Master (MSTR = 1)
Slave (MSTR = 0)
SCK
Quasi-bidirectionalOutputInput (Internal Pull-up)
Push-Pull OutputOutputInput (Tristate)
Input-Only
No output (Tristated)
Input (Tristate)
Open-Drain OutputOutput
Input (External Pull-up)
MOSI
Quasi-bidirectionalOutput(1)
Input (Internal Pull-up)
Push-Pull OutputOutput(2)
Input (Tristate)
Input-Only
No output (Tristated)
Input (Tristate)
Open-Drain OutputOutput(1)
Input (External Pull-up)
MISO
Quasi-bidirectionalInput (Internal Pull-up)
Output (SS = 0)
Internal Pull-up (SS = 1 or DISSO = 1)
Push-Pull OutputInput (Tristate)
Output (SS = 0)
Tristated (SS = 1 or DISSO = 1)
Input-Only
Input (Tristate)
No output (Tristated)
Open-Drain OutputInput (External Pull-up)
Output (SS = 0)
External Pull-up (SS = 1 or DISSO = 1)
Table 17-2.
SPCR – SPI Control Register
SPCR Address = E9H
Reset Value = 0000 0000B
Not Bit Addressable
TSCK
SPE
DORD
MSTR
CPOL
CPHA
SPR1
SPR0
Bit
765432
10
Symbol
Function
TSCK
SCK Clock Mode. When TSCK = 0, the SCK baud rate is based on the system clock, divided by the SPR1-0 ratio.When
TSCK = 1, the SCK baud rate is based on the Timer 1 overflow rate, divided by the SPR
1-0 ratio.
SPE
SPI enable. SPI = 1 enables the SPI channel and connects SS, MOSI, MISO and SCK to pins P1.4, P1.5, P1.6, and P1.7.
SPI = 0 disables the SPI channel.
DORD
Data order. DORD = 1 selects LSB first data transmission. DORD = 0 selects MSB first data transmission.
MSTR
Master/slave select. MSTR = 1 selects Master SPI mode. MSTR = 0 selects slave SPI mode.
CPOL
Clock polarity. When CPOL = 1, SCK is high when idle. When CPOL = 0, SCK of the master device is low when not
transmitting. Please refer to figure on SPI clock phase and polarity control.
CPHA
Clock phase. The CPHA bit together with the CPOL bit controls the clock and data relationship between master and
slave. Please refer to figure on SPI clock phase and polarity control.
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PDF描述
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AT89LP6440-20PU 功能描述:8位微控制器 -MCU Single-Cycle 8051 64K ISP Flash RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
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