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參數(shù)資料
| 型號： | AT17F080A-30JU |
| 廠商： | Atmel |
| 文件頁數(shù)： | 11/16頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FLASH CONFIG 8M 20PLCC |
| 標準包裝： | 50 |
| 可編程類型： | 閃存 |
| 存儲容量： | 8Mb |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-LCC（J 形引線） |
| 供應商設備封裝： | 20-PLCC |
| 包裝： | 管件 |
| 配用： | ATDH2225-ND - CABLE ISP FOR AT17 ATDH2200E-ND - CONFIGURATOR PROGRAM BOARD KIT |
4
2823D–CNFG–2/08
AT17F040A/080A
5.
Pin Description
5.1
DATA(1)
Three-state DATA output for FPGA configuration. Open-collector bi-directional pin for configura-
tion programming.
5.2
DCLK(1)
Three-state clock. Functions as an input when the Configurator is in programming mode (i.e.
SER_EN is Low) and as an output during FPGA configuration.
5.3
PAGE_EN(2)
Input used to enable page download mode. When PAGE_EN is high the configuration download
address space is partitioned into 4 equal pages. This gives users the ability to easily store and
retrieve multiple configuration bitstreams from a single configuration device. This input works in
conjunction with the PAGESEL inputs. PAGE_EN must be remain low if paging is not desired.
When SER_EN is Low (ISP mode) this pin has no effect.
Notes:
1. This pin has an internal 20 k
pull-up resistor.
2. This pin has an internal 30 k
pull-down resistor.
Table 5-1.
Pin Description
Name
I/O
AT17F040A/080A
20
PLCC
32
TQFP
DATA
I/O
2
31
DCLK
I
4
2
PAGE_EN
I
16
21
PAGESEL0
I
11
14
PAGESEL1
I
7
6
RESET/
OE
I8
7
nCS
I
9
10
GND
–
10
12
nCASC
O
12
15
A2
I
READY
O
15
20
SER_EN
I18
23
V
CC
–20
27
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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