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參數(shù)資料
| 型號(hào)： | AGL125V5-QNG132I |
| 廠商： | Microsemi SoC |
| 文件頁(yè)數(shù)： | 250/250頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1KB FLASH 125K 132-QFN |
| 標(biāo)準(zhǔn)包裝： | 348 |
| 系列： | IGLOO |
| 邏輯元件/單元數(shù)： | 3072 |
| RAM 位總計(jì)： | 36864 |
| 輸入/輸出數(shù)： | 84 |
| 門(mén)數(shù)： | 125000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 132-WFQFN |
| 供應(yīng)商設(shè)備封裝： | 132-QFN（8x8） |
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IGLOO Low Power Flash FPGAs
Revision 23
2-83
I/O Register Specifications
Fully Registered I/O Buffers with Synchronous Enable and
Asynchronous Preset
Figure 2-16 Timing Model of Registered I/O Buffers with Synchronous Enable and Asynchronous Preset
INBUF
TRIBUF
CLKBUF
INBUF
CLKBUF
Data Input I/O Register with:
Active High Enable
Active High Preset
Positive-Edge Triggered
Data Output Register and
Enable Output Register with:
Active High Enable
Active High Preset
Postive-Edge Triggered
Pad
Out
CLK
Enable
Preset
Data_out
Data
EOUT
DOUT
Enable
CLK
DQ
DFN1E1P1
PRE
DQ
DFN1E1P1
PRE
DQ
DFN1E1P1
PRE
D_Enable
A
B
C
D
E
F
G
H
I
J
L
K
Y
Core
Array
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