參數(shù)資料
型號： ADZS-BF548-EZLITE
廠商： Analog Devices Inc
文件頁數(shù)： 50/100頁
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描述： KIT EZLITE ADZS-BF548
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色產(chǎn)品： Blackfin? BF50x Series Processors
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： DSP
適用于相關(guān)產(chǎn)品： ADSP-BF548
所含物品： 板，軟件，4x4 鍵盤，光學(xué)撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤
配用： ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARD
ADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE
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ADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
NAND Flash Controller Interface Timing
Page 56 describe NAND flash controller interface operations.
Table 37. NAND Flash Controller Interface Timing
Parameter
Min
Max
Unit
Write Cycle
Switching Characteristics
tCWL
ND_CE Setup Time to AWE Low
1.0
× t
SCLK – 4
ns
tCH
ND_CE Hold Time from AWE High
3.0
× t
SCLK – 4
ns
tCLHWL
ND_CLE Setup Time High to AWE Low
0.0
ns
tCLH
ND_CLE Hold Time from AWE High
2.5
× t
SCLK – 4
ns
tALLWL
ND_ALE Setup Time Low to AWE Low
0.0
ns
tALH
ND_ALE Hold Time from AWE High
2.5
× t
SCLK – 4
ns
tWP
1
AWE Low to AWE High
(WR_DLY +1.0)
× t
SCLK – 4
ns
tWHWL
AWE High to AWE Low
4.0
× t
SCLK – 4
ns
AWE Low to AWE Low
(WR_DLY +5.0)
× t
SCLK – 4
ns
tDWS
Data Setup Time for a Write Access
(WR_DLY +1.5)
× t
SCLK – 4
ns
tDWH
Data Hold Time for a Write Access
2.5
× t
SCLK – 4
ns
Read Cycle
Switching Characteristics
tCRL
ND_CE Setup Time to ARE Low
1.0
× t
SCLK – 4
ns
tCRH
ND_CE Hold Time from ARE High
3.0
× t
SCLK – 4
ns
ARE Low to ARE High
(RD_DLY +1.0)
× t
SCLK – 4
ns
tRHRL
ARE High to ARE Low
4.0
× t
SCLK – 4
ns
tRC
ARE Low to ARE Low
(RD_DLY + 5.0)
× t
SCLK – 4
ns
Timing Requirements
tDRS
Data Setup Time for a Read Transaction
8.0
ns
tDRH
Data Hold Time for a Read Transaction
0.0
ns
Write Followed by Read
Switching Characteristic
tWHRL
AWE High to ARE Low
5.0
× t
SCLK – 4
ns
1 WR_DLY and RD_DLY are defined in the NFC_CTL register.
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