參數(shù)資料
型號： ADSP-BF544MBBCZ-5M
廠商： Analog Devices Inc
文件頁數(shù)： 63/100頁
文件大?。?/td> 0K
描述： IC DSP 16BIT 533MHZ MDDR 400CBGA
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： CAN，SPI，SSP，TWI，UART
時鐘速率： 533MHz
非易失內(nèi)存： 外部
芯片上RAM： 196kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.25V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 400-CSPBGA（17x17）
包裝： 托盤
配用： ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
Serial Peripheral Interface (SPI) Port—Slave Timing
Table 46 and Figure 39 describe SPI port slave operations.
Table 46. Serial Peripheral Interface (SPI) Port—Slave Timing
Parameter
Min
Max
Unit
Timing Requirements
tSPICHS
SPIxSCK High Period
2tSCLK –1.5
ns
tSPICLS
SPIxSCK Low Period
2tSCLK –1.5
ns
tSPICLK
SPIxSCK Period
4tSCLK
ns
tHDS
Last SPIxSCK Edge to SPIxSS Not Asserted
2tSCLK –1.5
ns
tSPITDS
Sequential Transfer Delay
2tSCLK–1.5
ns
tSDSCI
SPIxSS Assertion to First SPIxSCK Edge
2tSCLK –1.5
ns
tSSPID
Data Input Valid to SPIxSCK Edge (Data Input Setup)
1.6
ns
tHSPID
SPIxSCK Sampling Edge to Data Input Invalid
1.6
ns
Switching Characteristics
tDSOE
SPIxSS Assertion to Data Out Active
0
8
ns
tDSDHI
SPIxSS Deassertion to Data High Impedance
0
8
ns
tDDSPID
SPIxSCK Edge to Data Out Valid (Data Out Delay)
10
ns
tHDSPID
SPIxSCK Edge to Data Out Invalid (Data Out Hold)
0
ns
Figure 39. Serial Peripheral Interface (SPI) Port—Slave Timing
tSPICLK
tHDS
tSPITDS
tSDSCI
tSPICLS
tSPICHS
tDSOE
tDDSPID
tDSDHI
tHDSPID
tSSPID
tDSDHI
tHDSPID
tDSOE
tHSPID
tSSPID
tDDSPID
SPIxSS
(INPUT)
SPIxSCK
(INPUT)
SPIxMISO
(OUTPUT)
SPIxMOSI
(INPUT)
SPIxMISO
(OUTPUT)
SPIxMOSI
(INPUT)
CPHA = 1
CPHA = 0
tHSPID
相關(guān)PDF資料
PDF描述
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