JTAG Test and Emulation Port Timing Table 25 and Figure 18 describe JTAG port operations. Table 25. JTAG Port Timing Par" />
參數(shù)資料
型號(hào)： ADSP-BF535PKB-300
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 29/44頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 260 BGA
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類(lèi)型： 定點(diǎn)
接口： PCI，SPI，SSP，UART，USB
時(shí)鐘速率： 300MHz
非易失內(nèi)存： 外部
芯片上RAM： 308kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.50V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 260-BBGA
供應(yīng)商設(shè)備封裝： 260-PBGA（19x19）
包裝： 托盤(pán)
–35–
REV. A
ADSP-BF535
JTAG Test and Emulation Port Timing
Table 25 and Figure 18 describe JTAG port operations.
Table 25. JTAG Port Timing
Parameter
Min
Max
Unit
Timing Requirements
tTCK
TCK Period
20.0
ns
tSTAP
TDI, TMS Setup Before TCK High
4.0
ns
tHTAP
TDI, TMS Hold After TCK High
4.0
ns
tSSYS
System Inputs Setup Before TCK Low
1
4.0
ns
tHSYS
System Inputs Hold After TCK Low
1
5.0
ns
tTRSTW
TRST Pulse Width2
4.0
ns
Switching Characteristics
tDTDO
TDO Delay from TCK Low
7.0
ns
tDSYS
System Outputs Delay After TCK Low
3
0.0
15.0
ns
1 System Inputs=DATA31-0, ADDR25-2, ARDY, TMR2-0, PF15-0, RSCLK0, RFS0, DR0, TSCLK0, TFS0, RSCLK1, RFS1, DR1, TSCLK1, TFS1,
MOSI0, MISO0, SCK0, MOSI1, MISO1, SCK1, RX0, RX1, USB_CLK, XVER_DATA, DPLS, DMNS, NMI,
RESET, BYPASS, BMODE2-0,
PCI_AD31-0,
PCI_CBE3-0, PCI_FRAME, PCI_IRDY, PCI_TRDY, PCI_DEVSEL, PCI_STOP, PCI_PERR, PCI_PAR, PCI_SERR, PCI_RST,
PCI_GNT, PCI_IDSEL, PCI_LOCK, PCI_CLK, PCI_INTA, PCI_INTB, PCI_INTC, PCI_INTD.
2 50 MHz max.
3 System Outputs=DATA31-0, ADDR25-2,
ABE3-0/SDQM3-0, AOE, ARE, AWE, SCAS, CLKOUT/SCLK1, SCLK0, SCKE, SA10, SWE, SMS3-0,
SRAS, TMR2-0, PF15-0, RSCLK0, RFS0, TSCLK0, TFS0, DT0, RSCLK1, RFS1, TSCLK1, TFS1, DT1, MOSI0, MISO0, SCK0, MOSI1, MISO1,
SCK1, TX0, TX1, TXDPLS, TXDMNS,
TXEN, SUSPEND, DEEPSLEEP, PCI_AD31-0, PCI_CBE3-0, PCI_FRAME, PCI_IRDY, PCI_TRDY,
PCI_DEVSEL, PCI_STOP, PCI_PERR, PCI_PAR, PCI_REQ, PCI_SERR, PCI_RST, PCI_INTA, EMU.
Figure 18. JTAG Port Timing
TM S
TD I
TD O
SY ST EM
IN P U T S
S YST EM
OU T P U T S
TC K
tTC K
tHT AP
tSTAP
tDT D O
tSSYS
tHSYS
tDSY S
tTR STW
TR ST
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PDF描述
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