參數(shù)資料
型號: ADSP-21369BBP-2A
廠商: Analog Devices Inc
文件頁數(shù): 33/64頁
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描述: IC DSP 32BIT 333MHZ 256-BGA
產品培訓模塊: SHARC Processor Overview
標準包裝: 1
系列: SHARC®
類型: 浮點
接口: DAI,DPI
時鐘速率: 333MHz
非易失內存: ROM(768 kB)
芯片上RAM: 256kB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 1.20V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 256-LBGA 裸露焊盤
供應商設備封裝: 256-BGA(27x27)
包裝: 托盤
配用: ADZS-21369-EZLITE-ND - KIT EVAL EZ LITE ADDS-21369
Rev. F
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October 2013
Input Data Port
The timing requirements for the IDP are given in Table 32. IDP
signals SCLK, frame sync (FS), and SDATA are routed to the
DAI_P20–1 pins using the SRU. Therefore, the timing specifica-
tions provided below are valid at the DAI_P20–1 pins.
Table 32. IDP
Parameter
Min
Max
Unit
Timing Requirements
t
SISFS
1
FS Setup Before SCLK Rising Edge
4
ns
t
SIHFS
1
FS Hold After SCLK Rising Edge
2.5
ns
t
SISD
1
SDATA Setup Before SCLK Rising Edge
2.5
ns
t
SIHD
1
SDATA Hold After SCLK Rising Edge
2.5
ns
t
IDPCLKW
Clock Width
(t
PCLK × 4) ÷ 2 – 1
ns
t
IDPCLK
Clock Period
t
PCLK × 4
ns
1 DATA, SCLK, FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG’s input can be either CLKIN or any of the DAI pins.
Figure 26. IDP Master Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tIDPCLK
tIDPCLKW
tSISFS
tSIHFS
tSIHD
tSISD
相關PDF資料
PDF描述
ADSP-BF561SBB600 IC DSP 32BIT 600MHZ 297-BGA
RMC40DRXI CONN EDGECARD 80POS DIP .100 SLD
GMM08DRSH-S288 CONN EDGECARD 16POS .156 EXTEND
VE-B1M-CV-F3 CONVERTER MOD DC/DC 10V 150W
TAJY157M010RNJ CAP TANT 150UF 10V 20% 2917
相關代理商/技術參數(shù)
參數(shù)描述
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ADSP-21369BSWZ-2A 功能描述:IC DSP 32BIT 333MHZ 208-LQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP(數(shù)字式信號處理器) 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI,以太網,RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA,F(xiàn)CBGA 供應商設備封裝:431-FCPBGA(20x20) 包裝:托盤
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