參數(shù)資料
型號(hào)： ADSP-21061KS-133
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 24/52頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 240MQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： 同步串行端口（SSP）
時(shí)鐘速率： 33MHz
非易失內(nèi)存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 5.00V
電壓 - 核心： 5.00V
工作溫度： 0°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 240-BFQFP 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 240-MQFP-EP（32x32）
包裝： 托盤(pán)
Rev. D | Page 30 of 52 | May 2013
Multiprocessor Bus Request and Host Bus Request
Use these specifications for passing of bus mastership between
multiprocessing ADSP-21061s (BRx) or a host processor, both
synchronous and asynchronous (HBR, HBG).
Table 16. Multiprocessor Bus Request and Host Bus Request
5 V and 3.3 V
Unit
Parameter
Min
Max
Timing Requirements
tHBGRCSV
HBG Low to RD/WR/CS Valid1
20 + 5DT/4
ns
tSHBRI
HBR Setup Before CLKIN2
20 + 3DT/4
ns
tHHBRI
HBR Hold After CLKIN2
14 + 3DT/4
ns
tSHBGI
HBG Setup Before CLKIN
13 + DT/2
ns
tHHBGI
HBG Hold After CLKIN High
6 + DT/2
ns
tSBRI
BRx, CPA Setup Before CLKIN3
13 + DT/2
ns
tHBRI
BRx, CPA Hold After CLKIN High
6 + DT/2
ns
tSRPBAI
RPBA Setup Before CLKIN
20 + 3DT/4
ns
tHRPBAI
RPBA Hold After CLKIN
12 + 3DT/4
ns
Switching Characteristics
tDHBGO
HBG Delay After CLKIN
7 – DT/8
ns
tHHBGO
HBG Hold After CLKIN
–2 – DT/8
ns
tDBRO
BRx Delay After CLKIN
5.5 – DT/8
ns
tHBRO
BRx Hold After CLKIN
–2 – DT/8
ns
tDCPAO
CPA Low Delay After CLKIN4
6.5 – DT/8
ns
tTRCPA
CPA Disable After CLKIN
–2 – DT/8
4.5 – DT/8
ns
tDRDYCS
REDY (O/D) or (A/D) Low from CS and HBR Low5, 6
8ns
tTRDYHG
REDY (O/D) Disable or REDY (A/D) High from HBG5, 7
44 + 27DT/16
ns
tARDYTR
REDY (A/D) Disable from CS or HBR High5
10
ns
1 For first asynchronous access after HBR and CS asserted, ADDR31-0 must be a non-MMS value 1/2 t
CK before RD or WR goes low or by tHBGRCSV after HBG goes low. This is
easily accomplished by driving an upper address signal high when HBG is asserted. See the “Host Processor Control of the ADSP-21061” section in the ADSP-2106x SHARC
User’s Manual.
2 Only required for recognition in the current cycle.
3 CPA assertion must meet the setup to CLKIN; deassertion does not need to meet the setup to CLKIN.
4 For the ADSP-21061L (3.3 V), this specification is 8.5 – DT/8 ns max.
5 (O/D) = open drain, (A/D) = active drive.
6 For the ADSP-21061L (3.3 V), this specification is 12 ns max.
7 For the ADSP-21061L (3.3 V), this specification is 40 + 23DT/16 ns min.
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PDF描述
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ADSP-21061KSZ-160 功能描述:IC DSP CONTROLLER 1MBIT 240MQFP RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:40 系列:TMS320DM64x, DaVinci™ 類(lèi)型:定點(diǎn) 接口:I²C，McASP，McBSP 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類(lèi)型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:548-FCBGA（27x27） 包裝:托盤(pán) 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA
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