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參數(shù)資料
| 型號： | AD962711-105EBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 26/72頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION AD9627 105MSPS |
| 標(biāo)準(zhǔn)包裝： | 1 |
| ADC 的數(shù)量： | 2 |
| 位數(shù)： | 11 |
| 采樣率（每秒）： | 105M |
| 數(shù)據(jù)接口： | 串行 |
| 輸入范圍： | 1 ~ 2 Vpp |
| 在以下條件下的電源（標(biāo)準(zhǔn)）： | 600mW @ 105MSPS |
| 工作溫度： | -40°C ~ 85°C |
| 已用 IC / 零件： | AD962711 |
| 已供物品： | 板 |
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AD9627-11
Rev. B | Page 32 of 72
Increment Gain (IG) and Decrement Gain (DG)
The increment gain and decrement gain indicators are intended
to be used together to provide information to enable external
gain control. The decrement gain indicator works in
conjunction with the coarse upper threshold bits, asserting when
the input magnitude is greater than the 3-bit value in the coarse
upper threshold register (Address 0x105). The increment gain
indicator, similarly, corresponds to the fine lower threshold bits,
except that it is asserted only if the input magnitude is less than
the value programmed in the fine lower threshold register after
the dwell time elapses. The dwell time is set by the 16-bit dwell
time value located at Address 0x10A and Address 0x10B and is
set in units of ADC input clock cycles ranging from 1 to 65,535.
The fine lower threshold register is a 13-bit register that is
compared with the magnitude at the output of the ADC.
This comparison is subject to the ADC clock latency but allows
a finer, more accurate comparison. The fine upper threshold
magnitude is defined by the following equation:
dBFS = 20 log(Threshold Magnitude/213)
The decrement gain output works from the ADC fast detect
output pins, providing a fast indication of potential overrange
conditions. The increment gain uses the comparison at the
output of the ADC, requiring the input magnitude to remain
below an accurate, programmable level for a predefined period
before signaling external circuitry to increase the gain.
The operation of the increment gain output and the decrement
gain output is shown in Figure 65.
UPPER THRESHOLD (COARSE OR FINE)
FINE LOWER THRESHOLD
IG
DG
F_LT
C_UT OR F_UT*
DWELL TIME
TIMER RESET BY
RISE ABOVE F_LT
TIMER COMPLETES BEFORE
SIGNAL RISES ABOVE F_LT
NOTE: OUTPUTS FOLLOW THE INSTANTANEOUS SIGNAL LEVEL AND NOT THE ENVELOPE BUT ARE GUARANTEED ACTIVE FOR A MINIMUM OF 2 ADC CLOCK CYCLES.
*C_UT AND F_UT DIFFER ONLY IN ACCURACY AND LATENCY.
DWELL TIME
0
70
54
-0
65
Figure 65. Threshold Settings for C_UT, F_UT, IG, DG, and F_LT
OBSOLETE
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PDF描述 |
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參數(shù)描述 |
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