參數(shù)資料
型號(hào)： AD9548BCPZ-REEL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 69/112頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK GEN/SYNCHRONIZR 88LFCSP
產(chǎn)品變化通告： AD9548 Mask Change 20/Oct/2010
標(biāo)準(zhǔn)包裝： 400
類型： 時(shí)鐘/頻率發(fā)生器，同步器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:1
差分 - 輸入:輸出： 是/是
頻率 - 最大： 750kHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 88-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 88-LFCSP-VQ（12x12）
包裝： 帶卷 (TR)
AD9548
Data Sheet
Rev. E | Page 6 of 112
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SYSTEM CLOCK PLL ENABLED
PLL Output Frequency Range
900
1000
MHz
Phase-Frequency Detector (PFD) Rate
150
MHz
Frequency Multiplication Range
6
255
Assumes valid system clock and PFD rates
VCO Gain
70
MHz/V
High Frequency Path
Input Frequency Range
100.1
500
MHz
Minimum Input Slew Rate
200
V/μs
Minimum limit imposed for jitter
performance
Frequency Divider Range
1
8
Binary steps (M = 1, 2, 4, 8)
Common-Mode Voltage
1
V
Internally generated
Differential Input Voltage Sensitivity
100
mV p-p
Minimum voltage across pins required to
ensure switching between logic states;
the instantaneous voltage on either pin
must not exceed the supply rails; can
accommodate single-ended input by ac
grounding unused input
Input Capacitance
3
pF
Single-ended, each pin
Input Resistance
2.5
k
Low Frequency Path
Input Frequency Range
3.5
100
MHz
Minimum Input Slew Rate
50
V/μs
Minimum limit imposed for jitter
performance
Common-Mode Voltage
1.2
V
Internally generated
Differential Input Voltage Sensitivity
100
mV p-p
Minimum voltage across pins required to
ensure switching between logic states;
the instantaneous voltage on either pin
must not exceed the supply rails; can
accommodate single-ended input by ac
grounding unused input
Input Capacitance
3
pF
Single-ended, each pin
Input Resistance
4
k
Crystal Resonator Path
Crystal Resonator Frequency Range
10
50
MHz
Fundamental mode, AT cut
Maximum Crystal Motional Resistance
100
See the System Clock Inputs section for
recommendations
DISTRIBUTION CLOCK INPUTS (CLKINP/CLKINN)
Table 7.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
DISTRIBUTION CLOCK INPUTS (CLKINP/CLKINN)
Input Frequency Range
62.5
500
MHz
Minimum Slew Rate
75
V/μs
Minimum limit imposed for jitter
performance.
Common-Mode Voltage
700
mV
Internally generated.
Differential Input Voltage Sensitivity
100
mV p-p
Capacitive coupling required; can
accommodate single-ended input
by ac grounding unused input; the
instantaneous voltage on either pin
must not exceed the supply rails.
Differential Input Power Sensitivity
15
dBm
The same as voltage sensitivity but
specified as power into a 50 load.
Input Capacitance
3
pF
Input Resistance
5
k
Each pin has a 2.5 k internal dc-
bias resistance.
相關(guān)PDF資料
PDF描述
AD9549ABCPZ-REEL7 IC CLOCK GEN/SYNCHRONIZR 64LFCSP
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