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參數(shù)資料
| 型號： | AD9522-4BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 7/84頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 1.6GHZ VCO 64LFCSP |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 類型： | 時鐘發(fā)生器，扇出配送 |
| PLL： | 是 |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:12，2:24 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.8GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 帶卷 (TR) |
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AD9522-4
Rev. 0 | Page 15 of 84
POWER DISSIPATION
Table 18.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
POWER DISSIPATION, CHIP
Does not include power dissipated in external resistors; all LVDS
outputs terminated with 100 Ω across differential pair; all CMOS
outputs have 10 pF capacitive loading
Power-On Default
0.88
1.0
W
No clock; no programming; default register values
PLL Locked; One LVDS Output Enabled
0.54
0.63
W
fREF = 25 MHz; fOUT = 250 MHz; VCO = 1500 MHz; VCO divider = 2;
one LVDS output and output divider enabled; zero delay off;
ICP = 4.8 mA
PLL Locked; One CMOS Output Enabled
0.55
0.66
W
fREF = 25 MHz; fOUT = 62.5 MHz; VCO = 1500 MHz; VCO divider = 2;
one CMOS output and output divider enabled; zero delay off;
ICP = 4.8 mA
Distribution Only Mode; VCO Divider On;
One LVDS Output Enabled
0.36
0.43
W
fCLK = 2.4 GHz; fOUT = 200 MHz; VCO divider = 2; one LVDS output
and output divider enabled; zero delay off
Distribution Only Mode; VCO Divider Off;
One LVDS Output Enabled
0.33
0.4
W
fCLK = 2.4 GHz; fOUT = 200 MHz; VCO divider bypassed; one LVDS
output and output divider enabled; zero delay off
Maximum Power, Full Operation
1.1
1.3
W
PLL on; internal VCO = 1500 MHz; VCO divider = 2; all channel
dividers on; 12 LVDS outputs @ 125 MHz; zero delay on
PD Power-Down
35
50
mW
PD pin pulled low; does not include power dissipated in
termination resistors
PD Power-Down, Maximum Sleep
27
43
mW
PD pin pulled low; PLL power-down, 0x010[1:0] = 01b; power-
down SYNC, 0x230[2] = 1b; power-down distribution reference,
0x230[1] = 1b
VCP Supply
8
2.3
mW
PLL operating; typical closed-loop configuration
POWER DELTAS, INDIVIDUAL FUNCTIONS
Power delta when a function is enabled/disabled
VCO Divider On/Off
33
43
mW
VCO divider not used
REFIN (Differential) Off
25
31
mW
Delta between reference input off and differential reference
input mode
REF1, REF2 (Single-Ended) On/Off
16
22
mW
Delta between reference inputs off and one singled-ended
reference enabled; double this number if both REF1 and REF2
are powered up
VCO On/Off
60
95
mW
Internal VCO disabled; CLK input selected
PLL Dividers and Phase Detector On/Off
54
67
mW
PLL off to PLL on, normal operation; no reference enabled
LVDS Channel
118
146
mW
No LVDS output on to one LVDS output on; channel divider set to 1
LVDS Driver
11
15
mW
Second LVDS output turned on, same channel
CMOS Channel
120
154
mW
No CMOS output on to one CMOS output on; channel divider
set to 1; fOUT = 62.5 MHz and 10 pF of capacitive loading
CMOS Driver On/Off
16
30
mW
Additional CMOS outputs within the same channel turned on
Channel Divider Enabled
33
40
mW
Delta between divider bypassed (divide-by-1) and divide-by-2 to
divide-by-32
Zero Delay Block On/Off
30
35
mW
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| AD9523 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Jitter Cleaner and Clock Generator with 14 Differential or 29 LVCMOS Outputs |
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