參數(shù)資料
型號(hào)： AD9522-3BCPZ-REEL7
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 56/84頁(yè)
文件大小： 0K
描述： IC CLOCK GEN 2GHZ VCO 64LFCSP
標(biāo)準(zhǔn)包裝： 750
類(lèi)型： 時(shí)鐘發(fā)生器，扇出配送
PLL： 是
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，LVDS
電路數(shù)： 1
比率 - 輸入:輸出： 2:12，2:24
差分 - 輸入:輸出： 是/是
頻率 - 最大： 2.25GHz
除法器/乘法器： 是/無(wú)
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 帶卷 (TR)
AD9522-3
Rev. 0 | Page 6 of 84
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
PHASE OFFSET IN ZERO DELAY
REF refers to REFIN (REF1)/REFIN (REF2)
Phase Offset (REF-to-LVDS Clock Output
Pins) in Internal Zero Delay Mode
1890
2348
3026
ps
When N delay and R delay are bypassed
Phase Offset (REF-to-LVDS Clock Output
Pins) in Internal Zero Delay Mode
900
1217
1695
ps
When N delay = Setting 111 and R delay is bypassed
Phase Offset (REF-to-CLK Input Pins) in
External Zero Delay Mode
318
677
1085
ps
When N delay and R delay are bypassed
Phase Offset (REF-to-CLK Input Pins) in
External Zero Delay Mode
329
+33
+360
ps
When N delay = Setting 011 and R delay is bypassed
NOISE CHARACTERISTICS
In-Band Phase Noise of the Charge Pump/
Phase Frequency Detector (In-Band
Means Within the LBW of the PLL)
The PLL in-band phase noise floor is estimated by
measuring the in-band phase noise at the output of
the VCO and subtracting 20 log(N) (where N is the value
of the N divider)
@ 500 kHz PFD Frequency
165
dBc/Hz
@ 1 MHz PFD Frequency
162
dBc/Hz
@ 10 MHz PFD Frequency
152
dBc/Hz
@ 50 MHz PFD Frequency
144
dBc/Hz
PLL Figure of Merit (FOM)
222
dBc/Hz
Reference slew rate > 0.5 V/ns; FOM + 10 log(fPFD) is an
approximation of the PFD/CP in-band phase noise (in
the flat region) inside the PLL loop bandwidth; when
running closed-loop, the phase noise, as observed at
the VCO output, is increased by 20 log(N); PLL figure of
merit decreases with decreasing slew rate; see Figure 12
PLL DIGITAL LOCK DETECT WINDOW2
Signal available at the LD, STATUS, and REFMON pins
when selected by appropriate register settings; lock
detect window settings can be varied by changing the
CPRSET resistor
Lock Threshold (Coincidence of Edges)
Selected by 0x017[1:0] and 0x018[4] (this is the threshold
to go from unlock to lock)
Low Range (ABP 1.3 ns, 2.9 ns)
3.5
ns
0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 1b
High Range (ABP 1.3 ns, 2.9 ns)
7.5
ns
0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 0b
High Range (ABP 6.0 ns)
3.5
ns
0x017[1:0] = 10b; 0x018[4] = 0b
Unlock Threshold (Hysteresis)2
Selected by 0x017[1:0] and 0x018[4] (this is the threshold
to go from lock to unlock)
Low Range (ABP 1.3 ns, 2.9 ns)
7
ns
0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 1b
High Range (ABP 1.3 ns, 2.9 ns)
15
ns
0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 0b
High Range (ABP 6.0 ns)
11
ns
0x017[1:0] = 10b; 0x018[4] = 0b
1 The REFIN and REFIN self-bias points are offset slightly to avoid chatter on an open input condition.
2 For reliable operation of the digital lock detect, the period of the PFD frequency must be greater than the unlock-after-lock time.
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PDF描述
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參數(shù)描述
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AD9522-4BCPZ 功能描述:IC CLOCK GEN 1.6GHZ VCO 64LFCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:Precision Edge® 類(lèi)型:時(shí)鐘/頻率合成器 PLL:無(wú) 輸入:CML，PECL 輸出:CML 電路數(shù):1 比率 - 輸入:輸出:2:1 差分 - 輸入:輸出:是/是 頻率 - 最大:10.7GHz 除法器/乘法器:無(wú)/無(wú) 電源電壓:2.375 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:16-VFQFN 裸露焊盤(pán)，16-MLF? 供應(yīng)商設(shè)備封裝:16-MLF?（3x3） 包裝:帶卷 (TR) 其它名稱(chēng):SY58052UMGTRSY58052UMGTR-ND
AD9522-4BCPZ-REEL7 功能描述:IC CLOCK GEN 1.6GHZ VCO 64LFCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準(zhǔn)包裝:2,000 系列:- 類(lèi)型:PLL 時(shí)鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無(wú) 頻率 - 最大:240MHz 除法器/乘法器:是/無(wú) 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類(lèi)型:表面貼裝 封裝/外殼:32-LQFP 供應(yīng)商設(shè)備封裝:32-TQFP（7x7） 包裝:帶卷 (TR)
AD9522-5 制造商:AD 制造商全稱(chēng):Analog Devices 功能描述:12 LVDS/24 CMOS Output Clock Generator
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