參數(shù)資料
型號(hào)： AD6645ASVZ-105
廠商： Analog Devices Inc
文件頁數(shù)： 20/24頁
文件大小： 0K
描述： IC ADC 14BIT 105MSPS 52TQFP
設(shè)計(jì)資源： Low Jitter Sampling Clock Generator for High Performance ADCs Using AD9958/9858 and AD9515 (CN0109)
標(biāo)準(zhǔn)包裝： 1
位數(shù)： 14
采樣率（每秒）： 105M
數(shù)據(jù)接口： 并聯(lián)
轉(zhuǎn)換器數(shù)目： 4
功率耗散（最大）： 1.75W
電壓電源： 模擬和數(shù)字
工作溫度： -10°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 52-TQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 52-TQFP-EP（10x10）
包裝： 托盤
輸入數(shù)目和類型： 1 個(gè)差分，雙極
AD6645
Rev. D | Page 5 of 24
Test
AD6645ASQ-80/
AD6645ASV-80
AD6645ASQ-105/
AD6645ASV-105
Parameter
Temp
Level
Min
Typ
Max
Min
Typ
Max
Unit
Conditions
WORST HARMONIC (FOURTH OR HIGHER)
Analog Input @ 1 dBFS
25°C
V
96.0
dBc
At 15.5 MHz
Full
II
85.0
95.0
dBc
At 30.5 MHz
25°C
I
86.0
95.0
dBc
At 37.7 MHz
Full
V
90.0
dBc
At 70.0 MHz
25°C
V
90.0
dBc
At 150.0 MHz
25°C
V
88.0
dBc
At 200.0 MHz
TWO-TONE SFDR
25°C
V
100
98.0
dBFS
At 30.5 MHz1, 2
25°C
V
100
98.0
dBFS
At 55.0 MHz1, 3
25°C
V
98.0
dBFS
At 70.0 MHz1, 4
TWO-TONE IMD REJECTION2, 3
F1, F2 @ 7 dBFS
25°C
V
90
dBc
ANALOG INPUT BANDWIDTH
25°C
V
270
MHz
1 Analog input signal power swept from 10 dBFS to 100 dBFS.
2 F1 = 30.5 MHz, F2 = 31.5 MHz.
3 F1 = 55.25 MHz, F2 = 56.25 MHz.
4 F1 = 69.1 MHz, F2 = 71.1 MHz.
SWITCHING SPECIFICATIONS
AVCC = 5 V, DVCC = 3.3 V; ENCODE, ENCODE, TMIN and TMAX at rated speed grade, unless otherwise noted.
Table 4.
Test
AD6645ASQ-80/
AD6645ASV-80
AD6645ASQ-105/
AD6645ASV-105
Parameter
Symbol
Temp
Level
Min
Typ
Max
Min
Typ
Max
Unit
ENCODE INPUT PARAMETERS1
Maximum Conversion Rate
Full
II
80
105
MSPS
Minimum Conversion Rate
Full
IV
30
MSPS
ENCODE Pulse Width High, tENCH2
Full
IV
5.625
4.286
ns
Full
V
6.25
4.75
ns
ENCODE Pulse Width Low, tENCL2
Full
IV
5.625
4.286
ns
Full
V
6.25
4.75
ns
ENCODE Period1
tENC
Full
V
12.5
9.5
ns
ENCODE/DATA-READY
ENCODE Rising to Data-Ready Falling
tDR
Full
V
1.0
2.0
3.1
1.0
2.0
3.1
ns
ENCODE Rising to Data-Ready Rising
tE_DR
Full
V
tENCH + tDR
ns
50% Duty Cycle
Full
V
7.3
8.3
9.4
5.7
6.75
7.9
ns
ENCODE/DATA (D13:0), OVR
ENCODE to DATA Falling Low
tE_FL
Full
V
2.4
4.7
7.0
2.4
4.7
7.0
ns
ENCODE to DATA Rising Low3
tE_RL
Full
V
1.4
3.0
4.7
1.4
3.0
4.7
ns
ENCODE to DATA Delay3 (Hold Time)
tH_E
Full
V
1.4
3.0
4.7
1.4
3.0
4.7
ns
ENCODE to DATA Delay (Setup Time)
tS_E
Full
V
tENC
tE_FL(max)
tENC
tE_FL(max)
ns
tENC
tE_FL(typ)
tENC
tE_FL(typ)
ns
tENC
tE_FL(min)
tENC
tE_FL(min)
ns
50% Duty Cycle
Full
V
5.3
7.6
10.0
2.3
4.8
7.0
ns
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PDF描述
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