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參數(shù)資料
| 型號： | AD5504BRUZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 17/20頁 |
| 文件大小： | 0K |
| 描述： | IC DAC 12BIT SPI 16-TSSOP |
| 產(chǎn)品培訓(xùn)模塊： | DAC Architectures |
| 設(shè)計資源： | Powering a 30V DAC from a 3V supply (CN0193) |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 設(shè)置時間： | 45µs |
| 位數(shù)： | 12 |
| 數(shù)據(jù)接口： | SPI?、QSPI?、MICROWIRE? 和 DSP |
| 轉(zhuǎn)換器數(shù)目： | 4 |
| 電壓電源： | 單 |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | * |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | * |
| 包裝： | 管件 |
| 輸出數(shù)目和類型： | 4 電壓，單極 |
| 采樣率（每秒）： | * |
AD5504
Data Sheet
Rev. B | Page 6 of 20
TIMING CHARACTERISTICS
VDD = 30 V, VLOGIC = 2.3 V to 5.5 V and 40°C < TA < +105°C; all specifications TMIN to TMAX, unless otherwise noted.
Table 4.
Parameter
Limit1
Unit
Test Conditions/Comments
t12
60
ns min
SCLK cycle time
t2
10
ns min
SCLK high time
t3
10
ns min
SCLK low time
t4
25
ns min
SYNC falling edge to SCLK rising edge setup time
t5
15
ns min
Data setup time
t6
5
ns min
Data hold time
t7
0
ns min
SCLK falling edge to SYNC rising edge
t8
20
ns min
Minimum SYNC high time
t9
20
ns min
LDAC pulse width low
t10
50
ns min
SCLK falling edge to LDAC rising edge
t11
15
ns min
CLR pulse width low
t12
100
ns typ
CLR pulse activation time
t13
20
μs typ
ALARM clear time
t14
110
ns min
SCLK cycle time in read mode
55
ns max
SCLK rising edge to SDO valid
25
ns min
SCLK to SDO data hold time
50
μs max
Power-on reset time (this is not shown in the timing diagrams)
50
μs max
Power-on time (this is not shown in the timing diagrams)
t19
5
μs typ
ALARM clear to output amplifier turn on (this is not shown in the timing
diagrams)
1
All input signals are specified with tr = tf = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.
2
Maximum SCLK frequency is 16.667 MHz.
3
Under load conditions shown in Figure 2.
4
Time from when the VDD/VLOGIC supplies are powered-up to when a digital interface command can be executed.
5
Time required from execution of power-on software command to when the DAC outputs have settled to 1 V.
VOH (MIN) – VOL (MAX)
2
200A
IOL
200A
IOH
TO OUTPUT
PIN
CL
50pF
07994-
002
Figure 2. Load Circuit for SDO Timing Diagram
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD5516ABC-3 | IC DAC 12BIT 16CH 74-CSPBGA |
| AD5531BRU | IC DAC 14BIT SRL IN/VOUT 16TSSOP |
| AD5532BBCZ-1 | IC DAC 14BIT 32CH BIPO 74-CSPBGA |
| AD5541ABRMZ | IC DAC 16BIT 2.7-5.5V 10-MSOP |
| AD5542ABRUZ | IC DAC 16BIT SRL 16TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD5504BRUZ-REEL | 制造商:AD 制造商全稱:Analog Devices 功能描述:High Voltage, Quad-Channel 12-Bit Voltage Output DAC |
| AD5512A | 制造商:AD 制造商全稱:Analog Devices 功能描述:2.7 V to 5.5 V, Serial-Input, Voltage-Output, 16-/12-Bit nanoDACs in LFCSP |
| AD5512AACPZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:2.7 V to 5.5 V, Serial-Input, Voltage-Output, 16-/12-Bit nanoDACs in LFCSP |
| AD5512AACPZ-REEL7 | 功能描述:IC DAC 12BIT 16LFCSP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:nanoDAC™ 產(chǎn)品培訓(xùn)模塊:Data Converter Fundamentals DAC Architectures 標(biāo)準(zhǔn)包裝:3,000 系列:nanoDAC™ 設(shè)置時間:80µs 位數(shù):18 數(shù)據(jù)接口:DSP，MICROWIRE?，QSPI?，串行，SPI? 轉(zhuǎn)換器數(shù)目:1 電壓電源:單電源 功率耗散（最大）:- 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:SOT-23-8 供應(yīng)商設(shè)備封裝:SOT-23-8 包裝:帶卷 (TR) 輸出數(shù)目和類型:1 電壓，單極 采樣率（每秒）:- 產(chǎn)品目錄頁面:784 (CN2011-ZH PDF) 配用:EVAL-AD5680EBZ-ND - BOARD EVAL FOR AD5680 其它名稱:AD5680BRJZ-2REEL7TR |
| AD5516 | 制造商:AD 制造商全稱:Analog Devices 功能描述:16-Channel, 12-Bit Voltage-Output DAC with 14-Bit Increment Mode |
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