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參數(shù)資料
| 型號： | AD5316BRUZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 21/24頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 10BIT QUAD W/BUFF 16TSSOP |
| 產(chǎn)品培訓模塊： | Data Converter Fundamentals DAC Architectures |
| 標準包裝： | 96 |
| 設置時間： | 7µs |
| 位數(shù)： | 10 |
| 數(shù)據(jù)接口： | I²C，串行 |
| 轉換器數(shù)目： | 4 |
| 電壓電源： | 單電源 |
| 功率耗散（最大）： | 4.5mW |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 16-TSSOP |
| 包裝： | 管件 |
| 輸出數(shù)目和類型： | 4 電壓，單極；4 電壓，雙極 |
| 采樣率（每秒）： | 143k |
| 產(chǎn)品目錄頁面： | 782 (CN2011-ZH PDF) |
AD5306/AD5316/AD5326
Rev. F | Page 6 of 24
TIMING CHARACTERISTICS1
VDD = 2.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.
Table 3.
A, B Versions
Limit at TMIN, TMAX
Unit
Conditions/Comments
t1
2.5
μs min
SCL cycle time
t2
0.6
μs min
tHIGH, SCL high time
t3
1.3
μs min
tLOW, SCL low time
t4
0.6
μs min
tHD,STA, start/repeated start condition hold time
t5
100
ns min
tSU,DAT, data setup time
t63
0.9
μs max
tHD,DAT, data hold time
0
μs min
t7
0.6
μs min
tSU,STA, setup time for repeated start
t8
0.6
μs min
tSU,STO, stop condition setup time
t9
1.3
μs min
tBUF, bus free time between a stop and a start condition
t10
300
ns max
tR, rise time of SCL and SDA when receiving
0
ns min
tR, rise time of SCL and SDA when receiving (CMOS compatible)
t11
250
ns max
tF, fall time of SDA when transmitting
0
ns min
tF, fall time of SDA when receiving (CMOS compatible)
300
ns max
tF, fall time of SCL and SDA when receiving
20 + 0.1CB4
ns min
tF, fall time of SCL and SDA when transmitting
t12
20
ns min
LDAC pulse width
t13
400
ns min
SCL rising edge to LDAC rising edge
CB4
400
pF max
Capacitive load for each bus line
1 See Figure 2.
2 Guaranteed by design and characterization; not production tested.
3 A master device must provide a hold time of at least 300 ns for the SDA signal (referred to the VIH min of the SCL signal) to bridge the undefined region of SCL’s
falling edge.
4 CB is the total capacitance of one bus line in pF. tR and tF measured between 0.3 VDD and 0.7 VDD.
SCL
SDA
t1
t3
LDAC1
LDAC2
START
CONDITION
REPEATED START
CONDITION
STOP
CONDITION
NOTES
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
t4
t6
t5
t7
t8
t2
t13
t4
t11
t10
t12
t9
02066-002
Figure 2. 2-Wire Serial Interface Timing Diagram
相關PDF資料 |
PDF描述 |
|---|---|
| ICS843001CGILFT | IC CLK GEN FIBRE CH 8TSSOP |
| VI-2NX-MW-F1 | CONVERTER MOD DC/DC 5.2V 100W |
| VE-J53-MZ-F3 | CONVERTER MOD DC/DC 24V 25W |
| VI-2TT-MY-F1 | CONVERTER MOD DC/DC 6.5V 50W |
| VE-J4K-MZ-F1 | CONVERTER MOD DC/DC 40V 25W |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD5316BRUZ1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:2.5 V to 5.5 V, 400 ??A, 2-Wire Interface, Quad Voltage Output, 8-/10-/12-Bit DACs |
| AD5316BRUZ-REEL | 功能描述:IC DAC 10BIT QUAD W/BUFF 16TSSOP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉換器 系列:- 標準包裝:2,400 系列:- 設置時間:- 位數(shù):18 數(shù)據(jù)接口:串行 轉換器數(shù)目:3 電壓電源:模擬和數(shù)字 功率耗散（最大）:- 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:36-TFBGA 供應商設備封裝:36-TFBGA 包裝:帶卷 (TR) 輸出數(shù)目和類型:* 采樣率（每秒）:* |
| AD5316BRUZ-REEL1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:2.5 V to 5.5 V, 400 ??A, 2-Wire Interface, Quad Voltage Output, 8-/10-/12-Bit DACs |
| AD5316BRUZ-REEL7 | 功能描述:IC DAC 10BIT QUAD W/BUFF 16TSSOP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉換器 系列:- 產(chǎn)品培訓模塊:LTC263x 12-, 10-, and 8-Bit VOUT DAC Family 特色產(chǎn)品:LTC2636 - Octal 12-/10-/8-Bit SPI VOUT DACs with 10ppm/°C Reference 標準包裝:91 系列:- 設置時間:4µs 位數(shù):10 數(shù)據(jù)接口:MICROWIRE?，串行，SPI? 轉換器數(shù)目:8 電壓電源:單電源 功率耗散（最大）:2.7mW 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:14-WFDFN 裸露焊盤 供應商設備封裝:14-DFN-EP（4x3） 包裝:管件 輸出數(shù)目和類型:8 電壓，單極 采樣率（每秒）:* |
| AD5316BRUZ-REEL71 | 制造商:AD 制造商全稱:Analog Devices 功能描述:2.5 V to 5.5 V, 400 ??A, 2-Wire Interface, Quad Voltage Output, 8-/10-/12-Bit DACs |
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