Table 1-18 A54SX16 Timing Characteristics (Worst-Case Commercial Co" /> 
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    參數(shù)資料
    

    


    


    
型號：
A54SX16-VQ100I

    

    
廠商：
Microsemi SoC

    

    
文件頁數(shù)：
24/64頁

    

    
文件大?。?/td>
0K

    

    
描述：
IC FPGA SX 24K GATES 100-VQFP

    

    
標(biāo)準(zhǔn)包裝：
90

    

    
系列：
SX

    

    
LAB/CLB數(shù)：
1452
    		

    

    
輸入/輸出數(shù)：
81
    		

    

    
門數(shù)：
24000
    		

    

    
電源電壓：
3 V ~ 3.6 V，4.75 V ~ 5.25 V
    		

    

    
安裝類型：
表面貼裝
    		

    

    
工作溫度：
-40°C ~ 85°C
    		

    

    
封裝/外殼：
100-TQFP
    		

    

    
供應(yīng)商設(shè)備封裝：
100-VQFP（14x14）
    		

    

    

    

	
    
    
    

    
    
	
    SX Family FPGAs
    1- 26
    v3.2
    A54SX16 Timing Characteristics
    Table 1-18  A54SX16 Timing Characteristics
    (Worst-Case Commercial Conditions, VCCR = 4.75 V, VCCA ,VCCI = 3.0 V, TJ = 70°C)
    Parameter
    Description
    '–3' Speed
    '–2' Speed
    '–1' Speed
    'Std' Speed
    Min.
    Max.
    Min.
    Max.
    Min.
    Max.
    Min.
    Max.
    Units
    C-Cell Propagation Delays1
    tPD
    Internal Array Module
    0.6
    0.7
    0.8
    0.9
    ns
    Predicted Routing Delays2
    tDC
    FO = 1 Routing Delay, Direct Connect
    0.1
    ns
    tFC
    FO = 1 Routing Delay, Fast Connect
    0.3
    0.4
    0.5
    ns
    tRD1
    FO = 1 Routing Delay
    0.3
    0.4
    0.5
    ns
    tRD2
    FO = 2 Routing Delay
    0.6
    0.7
    0.8
    0.9
    ns
    tRD3
    FO = 3 Routing Delay
    0.8
    0.9
    1.0
    1.2
    ns
    tRD4
    FO = 4 Routing Delay
    1.0
    1.2
    1.4
    1.6
    ns
    tRD8
    FO = 8 Routing Delay
    1.9
    2.2
    2.5
    2.9
    ns
    tRD12
    FO = 12 Routing Delay
    2.8
    3.2
    3.7
    4.3
    ns
    R-Cell Timing
    tRCO
    Sequential Clock-to-Q
    0.8
    1.1
    1.2
    1.4
    ns
    tCLR
    Asynchronous Clear-to-Q
    0.5
    0.6
    0.7
    0.8
    ns
    tPRESET
    Asynchronous Preset-to-Q
    0.7
    0.8
    0.9
    1.0
    ns
    tSUD
    Flip-Flop Data Input Set-Up
    0.5
    0.7
    0.8
    ns
    tHD
    Flip-Flop Data Input Hold
    0.0
    ns
    tWASYN
    Asynchronous Pulse Width
    1.4
    1.6
    1.8
    2.1
    ns
    Input Module Propagation Delays
    tINYH
    Input Data Pad-to-Y HIGH
    1.5
    1.7
    1.9
    2.2
    ns
    tINYL
    Input Data Pad-to-Y LOW
    1.5
    1.7
    1.9
    2.2
    ns
    Predicted Input Routing Delays2
    tIRD1
    FO = 1 Routing Delay
    0.3
    0.4
    0.5
    ns
    tIRD2
    FO = 2 Routing Delay
    0.6
    0.7
    0.8
    0.9
    ns
    tIRD3
    FO = 3 Routing Delay
    0.8
    0.9
    1.0
    1.2
    ns
    tIRD4
    FO = 4 Routing Delay
    1.0
    1.2
    1.4
    1.6
    ns
    tIRD8
    FO = 8 Routing Delay
    1.9
    2.2
    2.5
    2.9
    ns
    tIRD12
    FO = 12 Routing Delay
    2.8
    3.2
    3.7
    4.3
    ns
    Notes:
    1. For dual-module macros, use tPD + tRD1 + tPDn, tRCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
    2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance.
    Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route
    timing is based on actual routing delay measurements performed on the device prior to shipment.
    3. Delays based on 35 pF loading, except tENZL and tENZH. For tENZL and tENZH, the loading is 5 pF.
    
    
    
    
    
    


    


    

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    PDF描述
    		

    
    

    
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A54SX16-1VQG100
IC FPGA SX 24K GATES 100-VQFP

    

    
AGM36DRMS
CONN EDGECARD 72POS .156 WW

    

    
A54SX16-1VQ100
IC FPGA SX 24K GATES 100-VQFP

    

    

    

    


    


    

    相關(guān)代理商/技術(shù)參數(shù)
    		

    參數(shù)描述
    		

    
    

    
A54SX16-VQG100
功能描述:IC FPGA SX 24K GATES 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）

    

    
A54SX16-VQG100I
功能描述:IC FPGA SX 24K GATES 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）

    

    
A54SX32-1BG313
功能描述:IC FPGA SX 48K GATES 313-BGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs
	Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計:6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）

    

    
A54SX32-1BG313I
功能描述:IC FPGA SX 48K GATES 313-BGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs
	Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計:6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）

    

    
A54SX32-1BG313M
功能描述:IC FPGA SX 48K GATES 313-BGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75）

    

    
    
    
    
	
    	
    
    
     
     
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                                    *型號
                                    *數(shù)量
                                    廠商
                                    批號
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
                                         *
                                    
                                    
                                  
    
                                  
                                  
    
                                    
                                         *
                                    
                                    
                                  
    
                                  
                                  
    
                                    
                                        
                                    
                                    
                                  
    
                                  
                                  
    
                                    
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