TTL Output Module Timing5 (continued" /> 
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    <var id="v1txw"><pre id="v1txw"><optgroup id="v1txw"></optgroup></pre></var>
    <rp id="v1txw"><form id="v1txw"></form></rp>
      •         


      
    



      

      
  
      
    
    
    
      
      
    
      
  
      
  
  

      





 
 




 
 


      

    
      


      參數(shù)資料
      

      


      


      
型號：
A40MX02-1PL68

      

      
廠商：
Microsemi SoC

      

      
文件頁數(shù)：
118/142頁

      

      
文件大?。?/td>
0K

      

      
描述：
IC FPGA MX SGL CHIP 3K 68-PLCC

      

      
標準包裝：
19

      

      
系列：
MX

      

      
輸入/輸出數(shù)：
57
      		

      

      
門數(shù)：
3000
      		

      

      
電源電壓：
3 V ~ 3.6 V，4.75 V ~ 5.25 V
      		

      

      
安裝類型：
表面貼裝
      		

      

      
工作溫度：
0°C ~ 70°C
      		

      

      
封裝/外殼：
68-LCC（J 形引線）
      		

      

      
供應(yīng)商設(shè)備封裝：
68-PLCC（24.23x24.23）
      		

      

      

      

	
      
    
    

    
      
	
      40MX and 42MX FPGA Families
      Re vi s i on 11
      1 - 73
      TTL Output Module Timing5 (continued)
      tLH
      I/O Latch Output Hold
      0.0
      ns
      tLCO
      I/O Latch Clock-to-Out
      (Pad-to-Pad) 32 I/O
      7.7
      8.5
      9.6
      11.3
      15.9
      ns
      tACO
      Array Latch Clock-to-Out
      (Pad-to-Pad) 32 I/O
      14.8
      16.5
      18.7
      22.0
      30.8
      ns
      dTLH
      Capacitive Loading, LOW to HIGH
      0.05
      0.06
      0.07
      0.10 ns/pF
      dTHL
      Capacitive Loading, HIGH to LOW
      0.04
      0.05
      0.06
      0.08 ns/pF
      CMOS Output Module Timing5
      tDLH
      Data-to-Pad HIGH
      4.8
      5.3
      5.5
      6.4
      9.0
      ns
      tDHL
      Data-to-Pad LOW
      3.5
      3.9
      4.1
      4.9
      6.8
      ns
      tENZH
      Enable Pad Z to HIGH
      3.6
      4.0
      4.5
      5.3
      7.4
      ns
      tENZL
      Enable Pad Z to LOW
      3.4
      4.0
      5.0
      5.8
      8.2
      ns
      tENHZ
      Enable Pad HIGH to Z
      7.2
      8.0
      9.0
      10.7
      14.9
      ns
      tENLZ
      Enable Pad LOW to Z
      6.7
      7.5
      8.5
      9.9
      13.9
      ns
      tGLH
      G-to-Pad HIGH
      6.8
      7.6
      8.6
      10.1
      14.2
      ns
      tGHL
      G-to-Pad LOW
      6.8
      7.6
      8.6
      10.1
      14.2
      ns
      tLSU
      I/O Latch Set-Up
      0.7
      0.8
      1.0
      1.4
      ns
      tLH
      I/O Latch Hold
      0.0
      ns
      tLCO
      I/O Latch Clock-to-Out
      (Pad-to-Pad) 32 I/O
      7.7
      8.5
      9.6
      11.3
      15.9
      ns
      tACO
      Array Latch Clock-to-Out
      (Pad-to-Pad) 32 I/O
      14.8
      16.5
      18.7
      22.0
      30.8
      ns
      dTLH
      Capacitive Loading, LOW to HIGH
      0.05
      0.06
      0.07
      0.10 ns/pF
      dTHL
      Capacitive Loading, HIGH to LOW
      0.04
      0.05
      0.06
      0.08 ns/pF
      tHEXT
      Input
      Latch
      External
      Hold
      FO = 32
      FO = 486
      3.9
      4.6
      4.3
      5.2
      4.9
      5.8
      5.7
      6.9
      8.1
      9.6
      ns
      tP
      Minimum Period
      (1/fMAX)
      FO = 32
      FO = 486
      7.8
      8.6
      8.7
      9.5
      10.4
      10.8
      11.9
      18.2
      19.9
      ns
      Table 1-37  A42MX24 Timing Characteristics (Nominal 3.3 V Operation) (continued)
      (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70°C)
      –3 Speed
      –2 Speed
      –1 Speed
      Std Speed –F Speed
      Units
      Parameter / Description
      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
      Notes:
      1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
      2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
      estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
      3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
      can be obtained from the Timer utility.
      4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
      External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
      external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.
      5. Delays based on 35 pF loading.
      
    
      
    
    
      


      


      

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      PDF描述
      		

      
      

      
A40MX02-1PLG68
IC FPGA MX SGL CHIP 3K 68-PLCC

      

      
GSA50DTBT-S273
CONN EDGECARD 100PS R/A .125 SLD

      

      
GMA50DTBT-S273
CONN EDGECARD 100PS R/A .125 SLD

      

      
GSA50DTAT-S273
CONN EDGECARD 100PS R/A .125 SLD

      

      
GMA50DTAT-S273
CONN EDGECARD 100PS R/A .125 SLD

      

      

      

      


      


      

      相關(guān)代理商/技術(shù)參數(shù)
      		

      參數(shù)描述
      		

      
      

      
A40MX02-1PL68I
功能描述:IC FPGA MX SGL CHIP 3K 68-PLCC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）

      

      
A40MX02-1PL68M
 制造商:Microsemi Corporation 功能描述:FPGA 40MX Family 3K Gates 295 Cells 96MHz/160MHz 0.45um Technology 3.3V/5V 68-Pin PLCC 制造商:Microsemi Corporation 功能描述:FPGA 3K GATES 295 CELLS 96MHZ/160MHZ 0.45UM 3.3V/5V 68PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 3K 68-PLCC

      

      
A40MX02-1PLG44
功能描述:IC FPGA MX SGL CHIP 3K 44-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計:- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）

      

      
A40MX02-1PLG44I
功能描述:IC FPGA MX SGL CHIP 3K 44-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）

      

      
A40MX02-1PLG44M
 制造商:Microsemi Corporation 功能描述:FPGA 3K GATES 295 CELLS 96MHZ/160MHZ 0.45UM 3.3V/5V 44PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 3K 44-PLCC 制造商:Microsemi Corporation 功能描述:IC FPGA 34 I/O 44PLCC

      

      
    
    
    
	
      	
    
    
     
     
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                                    *型號
                                    *數(shù)量
                                    廠商
                                    批號
                                    封裝
                                  
      
                                      
                                
                                
      
                                    
                                        
      
                                            
                                            
                                        
      
                                          		
                                     
                                    
                                        
      
                                          		
                                    
                                        
      
                                          		
                                    
                                        
      
                                          		
                                    
                                        
      
                                          		
                                  
      
                                  
                                   
                                      
                            
      
                             
                             
							                            
      
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      我的聯(lián)系方式
      
                     
                     
                       
      
                                
                                
                                
      
                                    
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