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參數(shù)資料
| 型號： | A10V10B-PL68C |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 48/98頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1200 GATES 68-PLCC COM |
| 標準包裝： | 19 |
| 系列： | ACT™ 1 |
| LAB/CLB數(shù)： | 295 |
| 輸入/輸出數(shù)： | 57 |
| 門數(shù)： | 1200 |
| 電源電壓： | 2.7 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 68-LCC（J 形引線） |
| 供應商設備封裝： | 68-PLCC（24.23x24.23） |
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A3 22 00 DX Ti m i n g Ch ar ac te r i st i c s
(Wor s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Logic Module Combinatorial Functions
tPD
Internal Array Module Delay
2.8
3.8
ns
tPDD
Internal Decode Module Delay
3.4
4.6
ns
Logic Module Predicted Routing Delays1
tRD1
FO=1 Routing Delay
1.6
2.1
ns
tRD2
FO=2 Routing Delay
2.3
3.1
ns
tRD3
FO=3 Routing Delay
2.9
3.9
ns
tRD4
FO=4 Routing Delay
3.5
4.7
ns
tRD5
FO=8 Routing Delay
6.2
8.2
ns
tRDD
Decode-to-Output Routing Delay
0.8
1.1
ns
Logic Module Sequential Timing Characteristics
tCO
Flip-Flop Clock-to-Output
3.2
4.2
ns
tGO
Latch Gate-to-Output
2.8
3.8
ns
tSU
Flip-Flop (Latch) Setup Time
0.5
0.6
ns
tH
Flip-Flop (Latch) Hold Time
0.0
ns
tRO
Flip-Flop (Latch) Reset to Output
3.2
4.2
ns
tSUENA
Flip-Flop (Latch) Enable Setup
0.9
1.2
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active Pulse Width
4.3
5.8
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse Width
5.7
7.6
ns
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is
based on actual routing delay measurements performed on the device prior to shipment.
相關PDF資料 |
PDF描述 |
|---|---|
| RSM44DRYI | CONN EDGECARD 88POS DIP .156 SLD |
| RMM44DRYI | CONN EDGECARD 88POS DIP .156 SLD |
| ASC35DRYN-S93 | CONN EDGECARD 70POS DIP .100 SLD |
| ASC35DRYH-S93 | CONN EDGECARD 70POS DIP .100 SLD |
| ASM31DTMI | CONN EDGECARD 62POS R/A .156 SLD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| A10V10B-PLG68C | 功能描述:IC FPGA 1200 GATES 68-PLCC COM RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ACT™ 1 標準包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17） |
| A10V10B-VQ80C | 功能描述:IC FPGA 1200 GATES 80-VQFP COM RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ACT™ 1 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| A10V10B-VQG80C | 功能描述:IC FPGA 1200 GATES 80-VQFP COM RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ACT™ 1 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| A10V20 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:5V and 3.3V Families fully compatible with JEDEC specifications |
| A10V20B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ACT 1 Series FPGAs |
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