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Philips Semiconductors
PNX15xx Series
Volume 1 of 1
Chapter 10: LCD Controller
PNX15XX_SER_3
Koninklijke Philips Electronics N.V. 2006. All rights reserved.
Product data sheet
Rev. 3 — 17 March 2006
10-5
3.2.3
BLEN state
In the BLEN state, when the lcd_enbl signal is de-asserted, the TFTBKLTON signal is
de-asserted and the counter is loaded with BKLT_DCE_DELAY value. There is no
state transition. When the counter reaches zero with lcd_enbl signal still de-asserted,
the state machine moves to the DCEN state de-asserting the dce signal. During this
transition, the counter is loaded with DCE_PWREN_DELAY value.
If the lcd_enbl signal is asserted in the BLEN state, the TFTBKLTON signal is
asserted and there is no state change.
3.2.4
PEPED state
In the PEPED state, the state machine waits for the counter to reach zero to force the
PWREN_PWREN_DELAY and goes back to the IDLE state. This completes the
power down sequencing. If the lcd_enbl signal is asserted when the counter reaches
zero, a new power up sequencing is started.
3.3 Counter
The counter used to calculate the delays is a 26-bit down counter. It starts counting
down as soon as it is loaded with a delay value and asserts the cnt_done signal when
the counter reaches zero. It runs on the 27 MHz clock (input PNX15xx Series crystal).
3.4 Gating Logic
The control signals from the state machine are in the clk_lcd_tstamp clock domain.
They are rst synchronized to the clk_lcd clock domain before using them to gate the
data/control signals from the QVCP. The clk_lcd clock is also gated without any glitch
in the gating logic. The clock gating circuit is shown in Figure 4.
Figure 4:
Clock Gating Logic
dce_sync
clk_lcd
clk_lcd_out
相關(guān)PDF資料 |
PDF描述 |
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| 93575-090001 | INTERCONNECTION DEVICE |
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