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參數(shù)資料
| 型號： | 72V845L15PFI8 |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | FIFO |
| 英文描述： | 4K X 18 BI-DIRECTIONAL FIFO, 10 ns, PQFP128 |
| 封裝： | TQFP-128 |
| 文件頁數(shù)： | 5/26頁 |
| 文件大?。?/td> | 325K |
| 代理商： | 72V845L15PFI8 |
IDT72V805/72V815/72V825/72V835/72V845
3.3 V CMOS DUAL SyncFIFO 256 x 18, 512 x 18, 1,024 x 18, 4,096 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
13
NO OPERATION
RCLK
REN
EF
t ENS
tENH
VALID DATA
t OLZ
Q0 - Q17
OE
WCLK
WEN
4295 drw 07
t CLK
t CLKH
t CLKL
tREF
tA
t OE
t OHZ
SKEW1
t
(1)
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF will go HIGH during the current clock cycle. If the time between
the rising edge of WCLK and the rising edge of RCLK is less than tSKEW1, then
EF may not change state until the next RCLK edge.
2. Select this mode by setting (
FL, RXI, WXI) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
WCLK
D0 - D17
WEN
RCLK
EF
Q0 - Q17
REN
t DS
t ENS
t REF
0
12
3
D
DDD
01
DD
(first valid write)
OE
D4
tENS
4295 drw 08
tSKEW1
tFRL(1)
t OLZ
t OE
tA
NOTES:
1. When tSKEW1 minimum specification, tFRL (maximum) = tCLK + tSKEW1. When tSKEW1 < minimum specification, tFRL (maximum) = either 2*tCLK + tSKEW1 or tCLK + tSKEW1.
The Latency Timing applies only at the Empty Boundary (
EF = LOW).
2. The first word is available the cycle after
EF goes HIGH, always.
3. Select this mode by setting (
FL, RXI, WXI) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
Figure 8. First Data Word Latency with Single Register-Buffered
EF (IDT Standard Mode)
Figure 7. Read Cycle Timing with Single Register-Buffered
EF (IDT Standard Mode)
相關PDF資料 |
PDF描述 |
|---|---|
| 72V805L15PFI9 | 256 X 18 BI-DIRECTIONAL FIFO, 10 ns, PQFP128 |
| 72V805L15PF8 | 256 X 18 BI-DIRECTIONAL FIFO, 10 ns, PQFP128 |
| 7305-0-15-15-47-14-04-0 | BRASS, GOLD FINISH, PCB TERMINAL |
| 7305-0-15-15-47-01-04-0 | BRASS, GOLD FINISH, PCB TERMINAL |
| 7305-0-15-01-47-27-04-0 | BRASS, TIN FINISH, PCB TERMINAL |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| 72V845L20PF | 功能描述:先進先出 RoHS:否 制造商:IDT 電路數(shù)量: 數(shù)據(jù)總線寬度:18 bit 總線定向:Unidirectional 存儲容量:4 Mbit 定時類型:Synchronous 組織:256 K x 18 最大時鐘頻率:100 MHz 訪問時間:10 ns 電源電壓-最大:3.6 V 電源電壓-最小:6 V 最大工作電流:35 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-80 封裝: |
| 72V845L20PF8 | 功能描述:先進先出 RoHS:否 制造商:IDT 電路數(shù)量: 數(shù)據(jù)總線寬度:18 bit 總線定向:Unidirectional 存儲容量:4 Mbit 定時類型:Synchronous 組織:256 K x 18 最大時鐘頻率:100 MHz 訪問時間:10 ns 電源電壓-最大:3.6 V 電源電壓-最小:6 V 最大工作電流:35 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-80 封裝: |
| 72V84L15PA | 功能描述:先進先出 RoHS:否 制造商:IDT 電路數(shù)量: 數(shù)據(jù)總線寬度:18 bit 總線定向:Unidirectional 存儲容量:4 Mbit 定時類型:Synchronous 組織:256 K x 18 最大時鐘頻率:100 MHz 訪問時間:10 ns 電源電壓-最大:3.6 V 電源電壓-最小:6 V 最大工作電流:35 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-80 封裝: |
| 72V84L15PA8 | 制造商:Integrated Device Technology Inc 功能描述:FIFO Mem Async Dual Depth/Width Bi-Dir 4K x 9 x 2 56-Pin TSSOP T/R 制造商:Integrated Device Technology Inc 功能描述:FIFO ASYNC DUAL DEPTH/WIDTH BI-DIR 4KX9X2 56TSSOP - Tape and Reel |
| 72V84L15PAG | 功能描述:先進先出 RoHS:否 制造商:IDT 電路數(shù)量: 數(shù)據(jù)總線寬度:18 bit 總線定向:Unidirectional 存儲容量:4 Mbit 定時類型:Synchronous 組織:256 K x 18 最大時鐘頻率:100 MHz 訪問時間:10 ns 電源電壓-最大:3.6 V 電源電壓-最小:6 V 最大工作電流:35 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-80 封裝: |
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