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參數(shù)資料
| 型號(hào)： | 68HC12D60 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Pin out and Signal Descriptions |
| 中文描述： | 引腳以及信號(hào)說明 |
| 文件頁數(shù)： | 156/424頁 |
| 文件大小： | 3495K |
| 代理商： | 68HC12D60 |
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Clock Functions
68HC912DG128 Rev 1.0
156
Clock Functions
MOTOROLA
Read and write anytime.
A write to this register changes the SLWCLK frequency with minimum
delay (less than one SLWCLK cycle), thus allowing immediate
tune-up of the performance versus power consumption for the
modules using this clock. The frequency divide ratio is 2 times SLOW,
hence the divide range is 2 to 126 (not on first pass products). When
SLOW = 0, the divider is bypassed. The generation of E, P and
M clocks further divides SLWCLK by 2. Hence, the final ratio of Bus
to EXTALi Frequency is programmable to 2, 4, 8, 12, 16, 20, ..., 252,
by steps of 4. SLWCLK is a 50% duty cycle signal.
SLOW
— Slow mode Divider Register
$003E
Bit 7
6
5
4
3
2
1
Bit 0
0
0
SLDV5
SLDV4
SLDV3
SLDV2
SLDV1
SLDV0
RESET:
0
0
0
0
0
0
0
0
18-clock
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 68HC912D60 | Pin out and Signal Descriptions |
| 68HC16 | 68HC16 Module |
| 68HC16MODULE | 68HC16 Module |
| 68HC68W1 | CMOS Serial Digital Pulse Width Modulator |
| 68HC908LJ12 | Addendum to MC68HC908LJ12 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 68HC12DG128 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Advance Information |
| 68HC12DG128CPV8 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Advance Information |
| 68HC12DG128MPV8 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Advance Information |
| 68HC12DG128PV8 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Advance Information |
| 68HC12DG128VPV8 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Advance Information |
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