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CHAPTER 12 CLOCK OUTPUT CONTROL CIRCUIT
Figure 12-3. Format of Timer Clock Select Register 0
Cautions 1. The valid edge of the TI0/P00/INTP0 pin is set by the external interrupt mode register. The
frequency of a sampling clock is selected by the sampling clock select register.
2. To enable PCL output, set TCL00 through TCL03, and then set CLOE to 1 by using a 1-bit
memory manipulation instruction.
3. Read the count value from TM0, not from the 16-bit capture register (CR01), when TI0 is used
as the count clock of TM0.
4. Before writing data other than that already written to TCL0, stop the timer operation.
Remarks
1.
f
X
2.
f
XT
3.
TI0
4.
TM0 : 16-bit timer register
5.
( ) : At f
X
= 10.0 MHz or f
XT
= 32.768 kHz operation
: Main system clock oscillation frequency
: Subsystem clock oscillation frequency
: Input pin of 16-bit timer/event counter
6
5
4
3
2
1
0
<7>
Symbol
TCL0
CLOE TCL06 TCL05 TCL04 TCL03 TCL02 TCL01 TCL00
FF40H 00H R/W
Address On reset R/W
Others
0
0
1
Setting prohibited
1
1
0
1
0
0
0
0
1
0
0
1
1
1
0
TCL03 TCL02 TCL01
Selects clock of PCL output
f
XT
(32.768 kHz)
0
1
1
0
1
1
0
0
1
TCL00
0
0
0
Selects count clock of 16-bit timer
register
Tl0 (valid edge can be specified)
f
X
/2 (5.0 MHz)
1
f
X
/2
3
(1.25 MHz)
0
f
X
/2
2
(2.5 MHz)
Setting prohibited
Others
TCL06
0
1
0
1
TCL05
0
0
0
1
TCL04
Controls PCL output
CLOE
0
1
Disables output
Enables output
f
X
/2
3
(1.25 MHz)
f
X
/2
4
(625 kHz)
f
X
/2
6
(156 kHz)
f
X
/2
5
(313 kHz)
f
X
/2
7
(78.1 kHz)
f
X
/2
8
(39.1 kHz)
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