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參數(shù)資料
| 型號： | μPD780056 |
| 廠商： | NEC Corp. |
| 英文描述： | 8 Bit Single Chip Microcontrollers(8位單片微控制器) |
| 中文描述： | 8位單片機微控制器（8位單片微控制器） |
| 文件頁數(shù)： | 372/585頁 |
| 文件大?。?/td> | 3342K |
| 代理商： | ΜPD780056 |
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372
CHAPTER 17 SERIAL INTERFACE CHANNEL 0 (
μ
PD780058Y Subseries)
(9) Transfer start
A serial transfer is started by setting transfer data in serial I/O shift register 0 (SIO0) if the following two
conditions have been satisfied:
The serial interface channel 0 operation control bit (CSIE0) = 1.
After an 8-bit serial transfer, the internal serial clock is stopped or SCL is low.
Cautions 1. Be sure to set CSIE0 to 1 before writing data in SIO0. Setting CSIE0 to 1 after writing data
in SIO0 does not initiate transfer operation.
2. Because the N-ch open-drain output must made to go into a high-impedance state during
data reception, set bit 7 (BSYE) of serial bus interface control register (SBIC) to 1 before
writing FFH to SIO0.
Do not write FFH to SIO0 before reception when the wake-up function is used (by setting
the bit 5 (WUP) of the serial operating mode register 0 (CSIM0)). Even if FFH is not written
to SIO0, the N-ch open-drain output always goes into a high-impedance state.
3. If data is written to SIO0 while the slave is in the wait state, that data is held. The transfer
is started when SCL is output after the wait state is cleared.
When an 8-bit data transfer ends, serial transfer is stopped automatically and the interrupt request flag
(CSIIF0) is set.
17.4.5 Cautions on use of I
2
C bus mode
(1) Start condition output (master)
The SCL pin normally outputs a low-level signal when no serial clock is output. It is necessary to change
the SCL pin to high in order to output a start condition signal. Set 1 in CLC of interrupt timing specify
register (SINT) to drive the SCL pin high.
After setting CLC, clear CLC to 0 and return the SCL pin to low. If CLC remains 1, no serial clock is
output.
If it is the master device which outputs the start condition and stop condition signals, confirm that CLD is
set to 1 after setting CLC to 1; a slave device may have set SCL to low (wait state).
Figure 17-24. Start Condition Output
SCL
CLC
CMDT
CLD
SDA0 (SDA1)
相關(guān)PDF資料 |
PDF描述 |
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