IDT / ICS PCI EXPRESS JITTER ATTENUATOR
參數(shù)資料
型號： ICS874005AG-04LF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 13/13頁
文件大?。?/td> 0K
描述： IC PCI EXPRSS/JITT ATTEN 24TSSOP
標準包裝： 62
系列： HiPerClockS™, FemtoClock™, PCI Express® (PCIe)
類型： 扇出緩沖器（分配），漂移衰減器
PLL： 是
主要目的： PCI Express（PCIe）
輸入： HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVDS
電路數(shù)： 1
比率 - 輸入:輸出： 1:5
差分 - 輸入:輸出： 是/是
頻率 - 最大： 320MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應商設備封裝： 24-TSSOP
包裝： 管件
其它名稱： 800-2400-5
874005AG-04LF
ICS874005AG-04LF-ND
IDT / ICS PCI EXPRESS JITTER ATTENUATOR
9
ICS874005AG-04 REV. A JULY 29, 2008
ICS874005-04
PCI EXPRESS JITTER ATTENUATOR
SCHEMATIC EXAMPLE
Figure 5 shows an example of ICS874005-04 application
schematic. In this example, the device is operated at V
DD
= 3.3V.
FIGURE 5. ICS874005-04 SCHEMATIC EXAMPLE
LVDS DRIVER TERMINATION
A general LVDS interface is shown in
Figure 4. In a 100
Ω
differential transmission line environment, LVDS drivers
require a matched load termination of 100
Ω across near
100 Ohm Differiential Transmission Line
R1
100
3.3V
+
-
LVDS_Driv er
3.3V
FIGURE 4. TYPICAL LVDS DRIVER TERMINATION
the receiver input. For a multiple LVDS output buffer, if only
partial outputs are used, it is recommended to terminate the
unused outputs.
R3
100
R1
10
C8
.1uf
R2
100
+
-
+
-
F_SELB
BW_SEL
CLK
C7
.1uf
F_SELA
MR
C6
.1uf
C3
10uF
C4
0.01u
OEA
(U1:4)
U1
874005_tssop24
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
nQB2
nQA1
QA1
VDDO
QA0
nQAO
MR
BW_SEL
VDDA
F_SELA
VDD
OEA
CLK
nCLK
GND
OEB
F_SELB
nQB0
QB0
nQB1
QB1
VDDO
QB2
R5
50
VDDO = 3.3V
Zo = 50 Ohm
OEB
Zo = 50 Ohm
(U1:23)
Zo = 50 Ohm
C5
10uf
nCLK
R6
50
LVPECL Driv er
R4
50
(U1:11)
Zo = 50 Ohm
VDD = 3.3V
ICS874005-04
The decoupling capacitor should be located as close as possible
to the power pin. The input is driven by a 3.3V LVPECL driver.
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PDF描述
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