參數(shù)資料
型號(hào)： TMS320DM647ZUT720
廠商： Texas Instruments, Inc.
英文描述： Digital Media Processor
中文描述： 數(shù)字媒體處理器
文件頁數(shù)： 140/166頁
文件大小： 1341K
代理商： TMS320DM647ZUT720
www.ti.com
P
TMS320DM647/TMS320DM648
Digital Media Processor
SPRS372–MAY 2007
Table 6-59. McASP Control Registers (continued)
HEX ADDRESS RANGE
0x0204 021A
0x0204 0220
0x0204 0224-0x0204 027C
0x0204 0280
0x0204 0284
0x0204 0288
0x0204 028C
0x0204 0290
0x0204 0294
0x0204 0298
0x0204 029C
0x0204 02A0
0x0204 02A4
0x0204 02A8-0x0204 3FFF
ACRONYM
XBUF8
XBUF9
–
RBUF0
RBUF1
RBUF2
RBUF3
RBUF4
RBUF5
RBUF6
RBUF7
RBUF8
RBUF9
–
REGISTER NAME
Transmit Buffer for Serializer 8
Transmit Buffer for Serializer 9
Reserved
Receive Buffer for Serializer 0
Receive Buffer for Serializer 1
Receive Buffer for Serializer 2
Receive Buffer for Serializer 3
Receive Buffer for Serializer 4
Receive Buffer for Serializer 5
Receive Buffer for Serializer 6
Receive Buffer for Serializer 7
Receive Buffer for Serializer 8
Receive Buffer for Serializer 9
Reserved
Table 6-60. McASP Data Registers
HEX ADDRESS RANGE
ACRONYM
REGISTER NAME
COMMENTS
(Used when RSEL or XSEL
bits = 0 [these bits are located
in the RFMT or XFMT registers,
respectively].)
McASP receive buffers or McASP transmit buffers via the
Peripheral Data Bus.
01D0 1400 – 01D0 17FF
RBUF/XBUF0
6.17.1.3
McASP Electrical Data/Timing
6.17.1.3.1
Multichannel Audio Serial Port (McASP) Timing
Table 6-61. Timing Requirements for McASP (see
Figure 6-40
and
Figure 6-41
)
(1)
-720
-900
NO.
UNIT
MIN
MAX
1
2
3
4
t
c(AHCKRX)
t
w(AHCKRX)
t
c(CKRX)
t
w(CKRX)
Cycle time, AHCLKR/X
Pulse duration, AHCLKR/X high or low
Cycle time, ACLKR/X
Pulse duration, ACLKR/X high or low
20
10
33
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ACLKR/X ext
ACLKR/X ext
ACLKR/X int
ACLKR/X ext
ACLKR/X int
ACLKR/X ext
ACLKR/X int
ACLKR/X ext
ACLKR/X int
ACLKR/X ext
16.5
5
5
5
5
5
5
5
5
5
t
su(FRX-CKRX)
Setup time, AFSR/X input valid before ACLKR/X latches data
6
t
h(CKRX-FRX)
Hold time, AFSR/X input valid after ACLKR/X latches data
7
t
su(AXR-CKRX)
Setup time, AXR input valid before ACLKR/X latches data
8
t
h(CKRX-AXR)
Hold time, AXR input valid after ACLKR/X latches data
(1)
ACLKX internal: ACLKXCTL.CLKXM=1, PDIR.ACLKX = 1
ACLKX external input: ACLKXCTL.CLKXM=0, PDIR.ACLKX=0
ACLKX external output: ACLKXCTL.CLKXM=0, PDIR.ACLKX=1
ACLKR internal: ACLKRCTL.CLKRM=1, PDIR.ACLKR = 1
ACLKR external input: ACLKRCTL.CLKRM=0, PDIR.ACLKR=0
ACLKR external output: ACLKRCTL.CLKRM=0, PDIR.ACLKR=1
Peripheral Information and Electrical Specifications
140
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