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參數(shù)資料
| 型號(hào)： | STD15N06 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | N - CHANNEL ENHANCEMENT MODE POWER MOS TRANSISTOR |
| 中文描述： | ? -通道增強(qiáng)型功率MOS器件 |
| 文件頁數(shù)： | 591/751頁 |
| 文件大小： | 5531K |
| 代理商： | STD15N06 |
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STD150
5-50
Samsung ASIC
DPSRAMBW_HD
High-Density Dual-Port Synchronous Static RAM with Bit-Write
Logic Symbol
Function Description
DPSRAMBW_HD is a dual-port synchronous static RAM with bit-write capability which is provided as a
compiler. DPSRAMBW_HD is intended for use in high-density applications. Each port is fully independent.
Basically, its functionality is exactly same as DPSRAM_HD except a bit-write operation which is controlled
by BWEN1[](BWEN2[]), named bit-write enable signal bus. Each bit of BWEN1[](BWEN2[]) enables or
disable the write operation of its corresponding bit in DI1[](DI2[]). On the rising edge of CK1(CK2), the write
cycle is initiated when WEN1(WEN2) is low and CSN1(CSN2) is low. When the individual bit of
BWEN1[](BWEN2[]) is low, the data on the corresponding write data bit of DI1[](DI2[]) are written into the
memory location specified on A1[](A2[]). When all bits of BWEN1[](BWEN2[]) are high, any data in
DI1[](DI2[]) are not written into the memory location specified on A1[](A2[]). When all bits of
BWEN1[](BWEM2[]) are low, the data in DI1[](DI2[]) are written into the memory location specified on
A1[](A2[]), which is exactly same as the write operation in DPSRAM_HD. During the write cycle,
DOUT1[](DOUT2[]) remains stable. On the rising edge of CK1(CK2), the read cycle is initiated when
WEN1(WEN2) is high and CSN1(CSN2) is low. The data at DOUT1[](DOUT2[]) become valid after a delay.
While in standby mode that CSN1(CSN2) is high, A1[](A2[]) and DI1[](DI2[]) are disabled, data stored in the
memory is retained and DOUT1[](DOUT2[]) remains stable. When OEN1(OEN2) is high,
DOUT1[](DOUT2[]) is placed in a high-impedance state.
DPSRAMBW_HD Function Table
CK1
CK2
X
X
↑
↑
↑
↑
CSN1
CSN2
X
H
L
L
L
L
WEN1
WEN2
X
X
L
L
L
H
OEN1
OEN2
H
L
L
L
L
L
A1
A2
X
X
Valid
Valid
Valid
Valid
BWEN1
BWEN2
X
X
All L
L
All H
X
DI1
DI2
X
X
Valid
Valid
Valid
X
DOUT1
DOUT2
Z
DOUT(t-1)
DOUT(t-1)
DOUT(t-1)
DOUT(t-1)
MEM(A)
Comment
Unconditional tri-state output
De-selected (standby mode)
Word-write cycle
Bit-write cycle
No operation
Read cycle
Features
High-density application
Separated data I/O
Synchronous operation
Duty-free clock cycle
Asynchronous tri-state output control
Latched inputs and outputs
Automatic power-down
Near zero hold time
Low noise output optimization
Flexible aspect ratio
Up to 128Kbits capacity
Up to 8K number of words
Up to 128 number of bits per word
2. Bpw (b) is the number of bits per word.
3. Ymux (y) is one of the column mux types.
4. m =
log
2
w
CK1
CK2
CSN1
CSN2
WEN1
WEN2
BWEN1[b-1:0]
BWEN2[b-1:0]
dpsrambw_hd_<w>x<b>m<y>
DOUT1 [b-1:0]
OEN1
OEN2
A1 [m-1:0]
A2 [m-1:0]
DI1 [b-1:0]
DI2 [b-1:0]
DOUT2 [b-1:0]
NOTES:
1. Words (w) is the number of words.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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