
STD130
3-22
Samsung ASIC
AD5/AD5D2/AD5D4
5-Input AND with 1X/2X/4XDrive
Logic Symbol
Cell Data
Switching Characteristics
AD5
(Typical process, 25
°
C, 1.8V, t
R
/t
F
= 0.15ns, SL: Standard Load)
Input Load (SL)
AD5D2
B
C
0.9
0.8
Gate Count
AD5D2
3.67
AD5
C
0.6
AD5D4
C
0.8
A
B
D
0.6
E
A
D
0.8
E
A
B
D
0.8
E
0.6
0.6
0.6
0.8
0.9
0.7
0.8
0.7
AD5
3.33
AD5D4
5.00
B
C
D
E
Y
A
Path
Parameter
Delay [ns]
SL = 2
0.168
0.080
0.170
0.152
0.169
0.084
0.171
0.163
0.169
0.084
0.169
0.173
0.161
0.092
0.158
0.151
0.162
0.096
0.154
0.162
<
Delay Equations [ns]
Group1*
0.087 + 0.041*SL
0.046 + 0.017*SL
0.130 + 0.020*SL
0.129 + 0.012*SL
0.087 + 0.041*SL
0.051 + 0.016*SL
0.130 + 0.020*SL
0.139 + 0.012*SL
0.087 + 0.041*SL
0.050 + 0.017*SL
0.129 + 0.020*SL
0.148 + 0.012*SL
0.078 + 0.042*SL
0.059 + 0.017*SL
0.118 + 0.020*SL
0.129 + 0.011*SL
0.079 + 0.041*SL
0.065 + 0.016*SL
0.114 + 0.020*SL
0.140 + 0.011*SL
Group2*
0.085 + 0.041*SL
0.050 + 0.016*SL
0.134 + 0.019*SL
0.136 + 0.010*SL
0.085 + 0.041*SL
0.053 + 0.016*SL
0.135 + 0.019*SL
0.147 + 0.010*SL
0.085 + 0.041*SL
0.055 + 0.016*SL
0.134 + 0.019*SL
0.157 + 0.010*SL
0.077 + 0.042*SL
0.060 + 0.016*SL
0.121 + 0.019*SL
0.134 + 0.010*SL
0.078 + 0.042*SL
0.063 + 0.016*SL
0.118 + 0.019*SL
0.145 + 0.010*SL
Group3*
0.079 + 0.042*SL
0.044 + 0.017*SL
0.135 + 0.019*SL
0.142 + 0.009*SL
0.079 + 0.042*SL
0.046 + 0.017*SL
0.136 + 0.019*SL
0.153 + 0.009*SL
0.079 + 0.042*SL
0.049 + 0.017*SL
0.135 + 0.019*SL
0.164 + 0.009*SL
0.074 + 0.042*SL
0.054 + 0.017*SL
0.123 + 0.019*SL
0.137 + 0.009*SL
0.074 + 0.042*SL
0.058 + 0.017*SL
0.119 + 0.019*SL
0.149 + 0.009*SL
A to Y
tR
tF
tPLH
tPHL
tR
tF
tPLH
tPHL
tR
tF
tPLH
tPHL
tR
tF
tPLH
tPHL
tR
tF
tPLH
tPHL
B to Y
C to Y
D to Y
E to Y
*Group1 : SL < 4, *Group2 : =
Truth Table
A
0
x
x
x
x
1
B
x
0
x
x
x
1
C
x
x
0
x
x
1
D
x
x
x
0
x
1
E
x
x
x
x
0
1
Y
0
0
0
0
0
1