
Samsung ASIC
3-77
STD130
OR5/OR5D2/OR5D4
5-Input OR with 1X/2X/4X Drive
Logic Symbol
Cell Data
Switching Characteristics
OR5
(Typical process, 25
°
C, 1.8V, t
R
/t
F
= 0.15ns, SL: Standard Load)
Input Load (SL)
OR5D2
B
C
1.0
1.0
Gate Count
OR5D2 OR5D4
OR5
C
1.0
OR5D4
C
1.0
1.0
OR5
A
B
D
0.8
E
A
D
1.1
E
A
B
D
0.8
E
0.9
1.0
0.8
1.0
1.1
0.9
0.8
3.33
4.00
5.67
Y
B
C
D
E
A
Path
Parameter
Delay [ns]
SL = 2
0.089
0.121
0.119
0.186
0.092
0.123
0.136
0.210
0.095
0.122
0.144
0.223
0.096
0.104
0.109
0.162
0.098
0.104
0.123
0.168
<
Delay Equations [ns]
Group1*
0.049 + 0.020*SL
0.073 + 0.024*SL
0.098 + 0.010*SL
0.154 + 0.016*SL
0.052 + 0.020*SL
0.075 + 0.024*SL
0.115 + 0.011*SL
0.179 + 0.016*SL
0.054 + 0.021*SL
0.075 + 0.024*SL
0.122 + 0.011*SL
0.191 + 0.016*SL
0.056 + 0.020*SL
0.058 + 0.023*SL
0.090 + 0.010*SL
0.135 + 0.014*SL
0.058 + 0.020*SL
0.058 + 0.023*SL
0.103 + 0.010*SL
0.141 + 0.014*SL
Group2*
0.045 + 0.021*SL
0.076 + 0.023*SL
0.101 + 0.010*SL
0.163 + 0.014*SL
0.048 + 0.021*SL
0.077 + 0.023*SL
0.118 + 0.010*SL
0.187 + 0.014*SL
0.053 + 0.021*SL
0.077 + 0.023*SL
0.126 + 0.010*SL
0.200 + 0.014*SL
0.051 + 0.021*SL
0.057 + 0.023*SL
0.091 + 0.010*SL
0.140 + 0.013*SL
0.053 + 0.021*SL
0.057 + 0.023*SL
0.104 + 0.010*SL
0.145 + 0.013*SL
Group3*
0.042 + 0.021*SL
0.078 + 0.023*SL
0.102 + 0.010*SL
0.173 + 0.012*SL
0.044 + 0.021*SL
0.078 + 0.023*SL
0.119 + 0.010*SL
0.198 + 0.012*SL
0.049 + 0.021*SL
0.078 + 0.023*SL
0.128 + 0.010*SL
0.210 + 0.012*SL
0.047 + 0.022*SL
0.053 + 0.024*SL
0.092 + 0.010*SL
0.144 + 0.012*SL
0.049 + 0.022*SL
0.054 + 0.023*SL
0.104 + 0.010*SL
0.149 + 0.012*SL
A to Y
tR
tF
tPLH
tPHL
tR
tF
tPLH
tPHL
tR
tF
tPLH
tPHL
tR
tF
tPLH
tPHL
tR
tF
tPLH
tPHL
B to Y
C to Y
D to Y
E to Y
*Group1 : SL < 4, *Group2 : =
Truth Table
A
0
1
x
x
x
x
B
0
x
1
x
x
x
C
0
x
x
1
x
x
D
0
x
x
x
1
x
E
0
x
x
x
x
1
Y
0
1
1
1
1
1