參數(shù)資料
型號(hào)： ST92F150JD
英文描述： ST9 - 8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM. E3 TM (EMULATED EEPROM). CAN 2.0B AND J1850 BLPD
中文描述： ST9 - 16位產(chǎn)品單電壓閃存微控制器的RAM家庭。 E3類商標(biāo)（模擬的EEPROM）。的CAN 2.0b和J1850 BLPD
文件頁(yè)數(shù)： 80/324頁(yè)
文件大小： 3655K
代理商： ST92F150JD
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ST92F120 - INTERRUPTS
INTERRUPT REGISTERS
(Cont’d)
EXTERNAL INTERRUPT VECTOR REGISTER
(EIVR
)
R246 - Read/Write
Register Page: 0
Reset value: xxxx 0110b (x6h)
Bits 7:4 =
V[7:4]
:
Most significant nibble of Exter-
nal Interrupt Vector
.
These bits are not initialized by reset. For a repre-
sentation of how the full vector is generated from
V[7:4] and the selected external interrupt channel,
refer to
Figure 37
.
Bit 3 =
TLTEV
:
Top Level Trigger Event bit.
This bit is set and cleared by software.
0: Select falling edge as NMI trigger event
1: Select rising edge as NMI trigger event
Bit 2 =
TLIS
:
Top Level Input Selection
.
This bit is set and cleared by software.
0: Watchdog End of Count is TL interrupt source
(the IA0S bit must be set in this case)
1: NMI is TL interrupt source
Bit 1 =
IA0S
:
Interrupt Channel A0 Selection.
This bit is set and cleared by software.
0: Watchdog End of Count is INTA0 source (the
TLIS bit must be set in this case)
1: External Interrupt pin is INTA0 source
Bit 0 =
EWEN
:
External Wait Enable.
This bit is set and cleared by software.
0: WAITN pin disabled
1: WAITN pin enabled (to stretch the external
memory access cycle).
Note:
For more details on Wait mode refer to the
section describing the WAITN pin in the External
Memory Chapter.
NESTED INTERRUPT CONTROL (NICR)
R247 - Read/Write
Register Page: 0
Reset value: 0000 0000 (00h)
Bit 7 =
TLNM
:
Top Level Not Maskable
.
This bit is set by software and cleared only by a
hardware reset.
0: Top Level Interrupt Maskable. A top level re-
quest is generated if the IEN, TLI and TLIP bits
=1
1: Top Level Interrupt Not Maskable. A top level
request is generated if the TLIP bit =1
Bits 6:0 =
HL[6:0]
:
Hold Level
x
These bits are set by hardware when, in Nested
Mode, an interrupt service routine at level x is in-
terrupted from a request with higher priority (other
than the Top Level interrupt request). They are
cleared by hardware at the
iret
execution when
the routine at level x is recovered.
7
0
V7
V6
V5
V4
TLTEV TLIS IAOS EWEN
7
0
TLNM HL6
HL5
HL4
HL3
HL2
HL1
HL0
9
相關(guān)PDF資料
PDF描述
ST92F150JV1 Microcontroller
ST93C06CB1 Microwire Serial EEPROM
ST93C06CB3 Microwire Serial EEPROM
ST93C06CB6 Microwire Serial EEPROM
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