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參數(shù)資料
| 型號(hào)： | ST90T158M9T6 |
| 英文描述： | FUSE 250V IECFA LBC5X20 .063A |
| 中文描述： | 16位產(chǎn)品微控制器（MCU），并配備16至64K的光盤(pán)。檢察官辦公室或EPROM。 512 2K的內(nèi)存- ST9家庭 |
| 文件頁(yè)數(shù)： | 99/199頁(yè) |
| 文件大?。?/td> | 2813K |
| 代理商： | ST90T158M9T6 |
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ST90158 - TIMER/WATCHDOG (WDT)
TIMER/WATCHDOG
(Cont’d)
9.1.4 WDT Interrupts
The Timer/Watchdog issues an interrupt request
at every End of Count, when this feature is ena-
bled.
A pair of control bits, IA0S (EIVR.1, Interrupt A0 se-
lection bit) and TLIS (EIVR.2, Top Level Input Se-
lection bit) allow the selection of 2 interrupt sources
(Timer/Watchdog End of Count, or External Pin)
handled in two different ways, as a Top Level Non
Maskable Interrupt (Software Reset), or as a
source for channel A0 of the external interrupt logic.
A block diagram of the interrupt logic is given in
Figure 57
.
Note: Software traps can be generated by setting
the appropriate interrupt pending bit.
Table 20
below, shows all the possible configura-
tions of interrupt/reset sources which relate to the
Timer/Watchdog.
A reset caused by the watchdog will set bit 6,
WDGRES of R242 - Page 55 (Clock Flag Regis-
ter). See
section CLOCK CONTROL REGIS-
TERS
.
Figure 57. Interrupt Sources
Table 20. Interrupt Configuration
Legend:
WDG = Watchdog function
SW TRAP = Software Trap
Note:
If IA0S and TLIS = 0 (enabling the Watchdog EOC as interrupt source for both Top Level and INTA0
interrupts), only the INTA0 interrupt is taken into account.
TIMER WATCHDOG
RESET
WDGEN (WCR.6)
INTA0 REQUEST
IA0S (EIVR.1)
MUX
0
1
INT0
MUX
0
1
TOP LEVEL
INTERRUPT REQUEST
VA00293
TLIS (EIVR.2)
NMI
Control Bits
Enabled Sources
Operating Mode
WDGEN
0
0
0
0
1
1
1
1
IA0S
0
0
1
1
0
0
1
1
TLIS
0
1
0
1
0
1
0
1
Reset
INTA0
SW TRAP
SW TRAP
Ext Pin
Ext Pin
Timer
Timer
Ext Pin
Ext Pin
Top Level
SW TRAP
Ext Pin
SW TRAP
Ext Pin
Timer
Ext Pin
Timer
Ext Pin
WDG/Ext Reset
WDG/Ext Reset
WDG/Ext Reset
WDG/Ext Reset
Ext Reset
Ext Reset
Ext Reset
Ext Reset
Watchdog
Watchdog
Watchdog
Watchdog
Timer
Timer
Timer
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