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參數(shù)資料
| 型號(hào)： | SH7604 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | Hardware Manual |
| 中文描述： | 硬件手冊(cè) |
| 文件頁(yè)數(shù)： | 10/633頁(yè) |
| 文件大小： | 2114K |
| 代理商： | SH7604 |
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iv
Section 7
7.1
Bus State Controller (BSC)
.......................................................................... 129
Overview............................................................................................................................ 129
7.1.1
Features................................................................................................................. 129
7.1.2
Block Diagram...................................................................................................... 130
7.1.3
Pin Configuration.................................................................................................. 132
7.1.4
Register Configuration.......................................................................................... 134
7.1.5
Address Map......................................................................................................... 134
Description of Registers..................................................................................................... 136
7.2.1
Bus Control Register 1 (BCR1)............................................................................ 136
7.2.2
Bus Control Register 2 (BCR2)............................................................................ 138
7.2.3
Wait Control Register (WCR).............................................................................. 140
7.2.4
Individual Memory Control Register (MCR)....................................................... 142
7.2.5
Refresh Timer Control/Status Register (RTCSR)................................................. 146
7.2.6
Refresh Timer Counter (RTCNT) ........................................................................ 147
7.2.7
Refresh Time Constant Register (RTCOR).......................................................... 148
Access Size and Data Alignment....................................................................................... 148
7.3.1
Connection to Ordinary Devices .......................................................................... 148
7.3.2
Connection to Little-Endian Devices.................................................................... 150
Accessing Ordinary Space................................................................................................. 151
7.4.1
Basic Timing......................................................................................................... 151
7.4.2
Wait State Control ................................................................................................ 155
Synchronous DRAM Interface .......................................................................................... 157
7.5.1
Synchronous DRAM Direct Connection.............................................................. 157
7.5.2
Address Multiplexing............................................................................................ 159
7.5.3
Burst Reads........................................................................................................... 160
7.5.4
Single Reads.......................................................................................................... 164
7.5.5
Writes.................................................................................................................... 165
7.5.6
Bank Active Function........................................................................................... 166
7.5.7
Refreshes............................................................................................................... 174
7.5.8
Power-On Sequence.............................................................................................. 177
7.5.9
Phase Shift by PLL............................................................................................... 179
DRAM Interface................................................................................................................ 181
7.6.1
DRAM Direct Connection.................................................................................... 181
7.6.2
Address Multiplexing............................................................................................ 183
7.6.3
Basic Timing......................................................................................................... 184
7.6.4
Wait State Control ................................................................................................ 185
7.6.5
Burst Access.......................................................................................................... 186
7.6.6
Refresh Timing..................................................................................................... 188
7.6.7
Power-On Sequence.............................................................................................. 189
Pseudo-SRAM Interface.................................................................................................... 189
7.7.1
Pseudo-SRAM Direct Connection........................................................................ 189
7.7.2
Basic Timing......................................................................................................... 192
7.7.3
Wait State Control ................................................................................................ 193
7.2
7.3
7.4
7.5
7.6
7.7
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PDF描述 |
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