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參數(shù)資料
| 型號(hào)： | SH7145F-ZTAT |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi SuperH RISC engine |
| 中文描述： | 日立的SuperH RISC引擎 |
| 文件頁數(shù)： | 36/773頁 |
| 文件大?。?/td> | 4187K |
| 代理商： | SH7145F-ZTAT |
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Rev. 2.0, 09/02, page xxxiv of xxxviii
Table 8.2 Normal Mode Register Functions...............................................................................117
Table 8.3 Repeat Mode Register Functions................................................................................118
Table 8.4 Block Transfer Mode Register Functions...................................................................119
Table 8.5 Execution State of DTC..............................................................................................121
Table 8.6 State Counts Needed for Execution State...................................................................122
Section 9 Bus State Controller (BSC)
Table 9.1 Pin Configuration........................................................................................................127
Table 9.2 Address Map...............................................................................................................128
Table 9.3 Access to On-chip Peripheral I/O Registers ...............................................................148
Section 10 Direct Memory Access Controller (DMAC)
Table 10.1 DMAC Pin Configuration.........................................................................................151
Table 10.2 Selecting External Request Modes with the RS Bits................................................163
Table 10.3 Selecting On-Chip Peripheral Module Request Modes with the RS Bits.................164
Table 10.4 Supported DMA Transfers........................................................................................168
Table 10.5 Relationship of Request Modes and Bus Modes by DMA Transfer Category.........176
Table 10.6 Transfer Conditions and Register Set Values for Transfer between On-chip SCI
and External Memory ...............................................................................................185
Table 10.7 Transfer Conditions and Register Set Values for Transfer between External RAM
and External Device with DACK..............................................................................186
Table 10.8 Transfer Conditions and Register Set Values for Transfer
between A/D Converter (A/D1) and On-chip Memory.............................................187
Table 10.9 DMAC Internal Status..............................................................................................188
Table 10.10 Transfer Conditions and Register Set Values for Transfer
between External Memory and SCI1 Transmit Side...............................................189
Section 11 Multi-Function Timer Pulse Unit (MTU)
Table 11.1 MTU Functions.........................................................................................................192
Table 11.2 MTU Pins .................................................................................................................195
Table 11.3 CCLR0 to CCLR2 (channels 0, 3, and 4).................................................................199
Table 11.4 CCLR0 to CCLR2 (channels 1 and 2)......................................................................199
Table 11.5 TPSC0 to TPSC2 (channel 0)...................................................................................200
Table 11.6 TPSC0 to TPSC2 (channel 1)...................................................................................200
Table 11.7 TPSC0 to TPSC2 (channel 2)...................................................................................201
Table 11.8 TPSC0 to TPSC2 (channels 3 and 4)........................................................................201
Table 11.9 MD0 to MD3............................................................................................................203
Table 11.10 TIORH_0 (channel 0).............................................................................................205
Table 11.11 TIORL_0 (channel 0)..............................................................................................206
Table 11.12 TIOR_1 (channel 1)................................................................................................207
Table 11.13 TIOR_2 (channel 2)................................................................................................208
Table 11.14 TIORH_3 (channel 3).............................................................................................209
Table 11.15 TIORL_3 (channel 3)..............................................................................................210
Table 11.16 TIORH_4 (channel 4).............................................................................................211
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