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參數(shù)資料
| 型號(hào)： | SH7144 |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi SuperH RISC engine |
| 中文描述： | 日立的SuperH RISC引擎 |
| 文件頁(yè)數(shù)： | 451/773頁(yè) |
| 文件大?。?/td> | 4187K |
| 代理商： | SH7144 |
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IFIIC20A_010020020700
Rev. 2.0, 09/02, page 411 of 732
Section 14 I
2
C Bus Interface (IIC) Option
The I
following points:
1. A “W” is added to the product-type name of a mask-ROM product which includes an
optional feature.
2
For the F-ZTAT version, the product-type code is the same regardless of whether or not
this feature is included. When you wish to use this optional feature, please contact
Hitachi
′
s sales office.
2
C bus interface is an optional feature. When using this optional feature, pay attention to the
This LSI incorporates a single-channel I
I
subset of the specification of that protocol. Note, however, that the configuration of the registers
that control the I
2
C bus interface. The I
2
C bus interface complies with the
2
C bus (Inter-IC Bus) communications protocol that is advocated by Philips Co. and implements a
2
C bus differs on some points from that of Phillips’.
Data transfer is carried out by the data line (SDA0) and clock line (SCL0). This makes the
interface efficient in terms of the use of area for connectors and printed circuits.
14.1
Features
Selection of addressing or non-addressing format
I
Serial format: non-addressing format without an acknowledge bit, and with master operation
only
This I
In the I
Automatic creation of start and stop conditions in slave-mode of the I
Selectable acknowledge output level during reception in the I
Automatic loading of the acknowledge bit is available during transmission in the I
format.
A wait function is available in the I
After all data other than the acknowledge bit has been transferred, the system can be placed in
the wait state by setting SCL0 low.
A wait function for the slave mode is available in the I
After all data other than the acknowledge bit has been transferred, a request to enter the wait
state can be issued by setting SCL0 low.
Three interrupt sources: (ICI) completion of data transfer, address matching, or detection of the
stop condition
16 variants of the internal clock are selectable in the master mode.
Automatic transfer of the register data is enabled by activating the DTC.
2
C bus format: addressing format with an acknowledge bit, master and slave operation
2
C bus format complies with the I
2
C bus interface advocated by Phillips.
2
C bus format, two slave addresses are specifiable for a single device.
2
C bus format
2
C bus format
2
C bus
2
C bus format in the master mode.
2
C bus format.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| SH7145 | Hitachi SuperH RISC engine |
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| SH7145F-ZTAT | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:Hitachi SuperH RISC engine |
| SH716A | 制造商:Thomas & Betts 功能描述:HOOD,SIDE ENTRY |
| SH716AMV | 制造商:Thomas & Betts 功能描述:A16 SINGLE LOCK SYS 1XPG21-3/4 |
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