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參數(shù)資料
| 型號： | OR4E2 |
| 廠商： | Lineage Power |
| 英文描述： | Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列) |
| 中文描述： | 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列） |
| 文件頁數(shù)： | 5/132頁 |
| 文件大?。?/td> | 2667K |
| 代理商： | OR4E2 |
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Lucent Technologies Inc.
5
Preliminary Data Sheet
August 2000
ORCA Series 4 FPGAs
System Features
(continued)
I
Meets universal test and operations PHY interface for ATM (UTOPIA) Levels 1, 2, and 3. Also meets proposed
specifications for UTOPIA Level 4 for 10 Gbits/s interfaces.
I
New clock routing structures for global and local clocking significantly increases speed and reduces skew
(<200 ps for OR4E4).
I
New local clock routing structures allow creation of localized clock trees anywhere on the device.
I
New DDR, QDR, and ZBTmemory interfaces support the latest high-speed memory interfaces.
I
New 2x/4x uplink and downlink I/O shift registers capabilities interface high-speed external I/Os to reduced inter-
nal logic speed.
I
ORCA Foundry 2000 development system software. Supported by industry-standard CAE tools for design entry,
synthesis, simulation, and timing analysis.
Table 2. System Performance
1. Implemented using 8 x 1 multiplier mode (unpipelined), register-to-register, two 8-bit inputs, one 16-bit output.
2. Implemented using two 32 x 4 RAMs and one 12-bit adder, one 8-bit input, one fixed operand, one 16-bit output.
3. Implemented using 8 x 1 multiplier mode (fully pipelined), two 8-bit inputs, one 16-bit output (seven of 15 PFUs
contain only pipelining registers).
4. Implemented using 32 x 4 RAM mode with read data on 3-state buffer to bidirectional read/write bus.
5. Implemented using 32 x 4 dual-port RAM mode.
6. Implemented in one partially occupied SLIC, with decoded output setup to CE in the same PLC.
7. Implemented in five partially occupied SLICs.
Function
No. PFUs
2
2
–2
282
282
Unit
MHz
MHz
16-bit loadable up/down counter
16-bit accumulator
8 x 8 Parallel Multiplier
Multiplier mode, unpipelined
1
ROM mode, unpipelined
2
Multiplier mode, pipelined
3
32 x 16 RAM (synchronous)
Single port, 3-state bus
4
Dual-port
5
128 x 8 RAM (synchronous)
Single port, 3-state bus
4
Dual-port, 3-state bus
5
Address Decode
8-bit internal, LUT-based
8-bit internal, SLIC-based
6
32-bit internal, LUT-based
32-bit internal, SLIC-based
7
36-bit Parity Check (internal)
11.5
8
15
72
175
197
MHz
MHz
MHz
4
4
264
340
MHz
MHz
8
8
264
264
MHz
MHz
0.25
0
2
0
2
1.37
0.73
4.68
2.08
4.68
ns
ns
ns
ns
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR4E4 | Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列) |
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參數(shù)描述 |
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