參數(shù)資料
型號(hào)： MT9072AB
廠商： ZARLINK SEMICONDUCTOR INC
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP208
封裝： 28 X 28 MM, 1.40 MM HEIGHT, MS-026BJB, LQFP-208
文件頁(yè)數(shù)： 37/275頁(yè)
文件大?。?/td> 3738K
代理商： MT9072AB
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MT9072
Data Sheet
37
Zarlink Semiconductor Inc.
205
A2
TDO
OH
Test Data Output.
Depending on the sequence previously applied to
the TMS input, the contents of either the instruction register or data
register are serially shifted out towards the TDO. The data out of the
TDO is clocked on the falling edge of the TCK pulses. When no data is
shifted through the boundary scan cells, the TDO driver is set to a high
impedance state. See the pin description for TDI and the section on
JTAG.
206
B3
TMS
IPu
Test Mode Select Input.
The logic signals received at the TMS input
are interpreted by the TAP Controller to control the test operations.
The TMS signals are sampled at the rising edge of the TCK pulse.
Internally pulled up to V
DD
. See the pin description for TDI and the
section on JTAG.
207
B2
TCK
IPu
Test Clock Input.
TCK provides the clock for the test logic. The TCK
does not interfere with any on-chip clocks and thus remains
independent. The TCK permits shifting of test data into or out of the
Boundary-Scan register cells concurrently with the operation of the
device and without interfering with the on-chip logic. Internally pulled
up to V
DD
. See the pin description for TDI and the section on JTAG.
See Figure 30.
208
C3
TRST
IPu
Test Reset.
When zero, the JTAG scan structure is reset. When one,
the JTAG scan structure operates normally. Internally pulled up to
V
DD
. See the pin description for TDI and the section on JTAG. A valid
device reset condition requires this input to be held low for a minimum
of 100 ns. This input is should be set to zero during initial power up,
then set to one if the JTAG port is to be used, otherwise, it may be
permanently set to zero.
--
B1
RSV
--
This pin should be tied low.
Notes:
1.
2.
3.
4.
5.
All inputs are CMOS with CMOS compatible logic levels.
All unused inputs should be tied low.
All outputs are CMOS and are compatible with CMOS logic levels.
See AC Electrical Characteristics - Timing Parameter Measurement Voltage Levels for input and output voltage thresholds.
The number enclosed in parentheses following the pin name identifies the framer as follows:
[0] - framer 0, [1] - framer 1, [2] - framer 2,... [7] - framer 7
The “Y” character in the register address symbolizes the upper 4 address bits (A
11
A
10
A
9
A
8
) which identify the particular framer addressed
within the MT9072 as follows:
[0] 0000 - framer 0, [1] 0001 - framer 1,... [2] 0010 - framer 2,... [7] 0111 - framer 7
[8] 1000 - all 8 framers.
Pin types are as follows:
I
- input (5 V tolerant input
IP
- input with a pullup or pulldown, these are 3 V tolerant inputs.
O
- output
I/O
- input and output
OH
- output and high impedance
OD
- output open drain
6.
7.
Pin Description (continued)
Pin #
Name
Type
Description (see Notes 1 to 7)
LQFP
LBGA
相關(guān)PDF資料
PDF描述
MT9072AV Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
MT90820 Large Digital Switch
MT90820AL Large Digital Switch
MT90820AL1 Large Digital Switch
MT90823AL1 3V Large Digital Switch
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MT9072AV 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays
MT9072AV2 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays
MT90732 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F)
MT90732AP 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F)
MT90733 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS DS3 Framer (DS3F)
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