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參數(shù)資料
| 型號(hào)： | MT9072AB |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP208 |
| 封裝： | 28 X 28 MM, 1.40 MM HEIGHT, MS-026BJB, LQFP-208 |
| 文件頁數(shù)： | 149/275頁 |
| 文件大?。?/td> | 3738K |
| 代理商： | MT9072AB |
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MT9072
Data Sheet
149
Zarlink Semiconductor Inc.
17.1.10 Global Control and Status Registers (900 - 91F) Bit Functions
The Global Control and Status Registers are common to the T1 and E1 operation. The global registers are
accessed by address hex 9xx ( A
11
and A
8
being high and A
10
and A
9
being low)
Bit
Name
Functional Description
15-8
#
not used.
7-0
TxSD7-0
(00000000)
Transmit Set Delay Bits 7 - 0
. Writing to this register forces a one time setting of the delay
through the transmit slip buffer. The binary value written to the Transmit Set Delay Bits
defines the delay between the write of the Transmit ST-BUS Channel containing DS1
timeslot 1 (first timeslot) and its read from the slip buffer.
If the value written to the Transmit Set Delay Bits is 00H to BFH then the delay can be
calculated as: (Value) / (1.544 x 10
6
) seconds.
If the value written to the Transmit Set Delay Bits is C0H to FFH then the delay can be
calculated as: (255 - value) / (2.048 x 10
6
) seconds.
After a reset there will be an immediate transmit slip and the subsequent delay through the
transmit slip buffer will be one frame.
Table 118 - TX Set Delay Bits (YF7) (T1)
Bit
Name
Functional Description
15
T1E0
(1)
T1E0
. This bit determines if the chip will operate in T1 or E1 mode for all 8 framers. If the value
of this bit is changed the chip is reset in E1 or T1 default register mode. If the bit is set to 1, all
the framer register values are set to T1 defaults. For a setting of 0 the register values are set to
E1 defaults. This action takes approximately 34 1.5444 clock cycles. Hence any writes to
registers should be done on the next 125 usec frame after setting or clearing this bit.
14
STBUS
(0)
ST-BUS Enable.
If zero, ST-BUS timing is enabled. If one, GCI timing is enabled (only
available for 2.048 Mb/s mode). See Figures 24-31.
13-5
#
not used.
4
CK1
(0)
Clock Rate.
This clock select bit determines the system clock at the CKi pin and the receive
frame pulse at the FPi pin as follows (See Figures 24 to 31):
CK1 Clock
Frame Pulse System Bus
0 4.096 MHz 2.048 Mb/s 2.048 Mb/s
1 16.384 MHz 8.192 Mb/s 8.192 Mb/s
3-1
#
not used.
0
RSTC
(0)
Common Reset
. When this bit is changed from zero to one, all eight framers will reset to their
default T1 mode. This software reset has the same effect as the RESET pin. See the Reset
Operation section for the default settings.
Table 119 - Global Control0 Register (R/W Address 900) (T1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT9072AV | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90820 | Large Digital Switch |
| MT90820AL | Large Digital Switch |
| MT90820AL1 | Large Digital Switch |
| MT90823AL1 | 3V Large Digital Switch |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT9072AV | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays |
| MT9072AV2 | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays |
| MT90732 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
| MT90732AP | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
| MT90733 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS DS3 Framer (DS3F) |
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