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參數資料
| 型號： | MT9072AB |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP208 |
| 封裝： | 28 X 28 MM, 1.40 MM HEIGHT, MS-026BJB, LQFP-208 |
| 文件頁數： | 105/275頁 |
| 文件大小： | 3738K |
| 代理商： | MT9072AB |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁當前第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁
MT9072
Data Sheet
105
Zarlink Semiconductor Inc.
Test Data Input (TDI) -
Serial input data applied to this port is fed either into the instruction register or into a test
data register, depending on the sequence previously applied to the TMS input. Both registers are described in a
subsequent section. The received input data is sampled at the rising edge of TCK pulses. This pin is internally
pulled up to device V
DD
when it is not driven from an external source.
Test Data Output (TDO) -
Depending on the sequence previously applied to the TMS input, the contents of either
the instruction register or data register are serially shifted out towards the TDO pin. The data out of TDO is clocked
on the falling edge of the TCK pulses. When no data is shifted through the boundary scan cells, the TDO driver is
set to a high impedance state.
Test Reset (TRST) -
Reset the JTAG scan structure.
16.2 Test Access Port (TAP) Controller
The TAP Controller generates clock and control signals for the Instruction Register (IR) and the Test Data Registers
(TDR’s). The TAP Controller operates synchronously with the TCK input clock and responds to the TMS input
signal to generate control signals which shift, capture, or update data through either the IR or the TDR’s.
16.3 Instruction Register
The Instruction Register (IR) is a 3-bit register which allows one of four test instructions to be shifted into the device.
Test instructions are serially loaded into the IR from the TDI pin by the TAP Controller. Refer to Table 53 which
describes the test instructions provided by the MT9072; these instructions are in accordance with the IEEE 1149.1
standard.
MSB LSB
Instruction
Name
Functional Description
0
0
0
EXTEST
This instruction isolates the framer logic (on chip logic) from the input and output
pins. The signal states at the output pins are determined by the values
programmed (earlier) in the Boundary Scan Register. This instruction allows
testing of board level interconnects (i.e., open, stuck at, bridge).
0
1
0
SAMPLE/PR
ELOAD
This instruction performs two functions. On the rising edge of TCK, the SAMPLE
instruction is performed. With this instruction, the signal states at the input and
output pins are loaded into the Boundary Scan Register. On the falling edge of
TCK, the PRELOAD instruction is performed. With this instruction, the signal
states at the output pins is determined by the values programmed (earlier) in the
Boundary Scan Register.
0
0
1
IDCODE
This instruction forces the value of the 32 bit MT9072 Identification Register into
the Instruction Register’s parallel output latches. This is the default instruction
loaded after a JTAG reset.
1
1
1
BYPASS
This instruction connects the Bypass Register between the TDI and TDO pins.
Note 1. The following optional JTAG instructions are not supported, INTEST, RUNBIST and USERCODE.
Table 53 - JTAG Instruction Register
相關PDF資料 |
PDF描述 |
|---|---|
| MT9072AV | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90820 | Large Digital Switch |
| MT90820AL | Large Digital Switch |
| MT90820AL1 | Large Digital Switch |
| MT90823AL1 | 3V Large Digital Switch |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MT9072AV | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays |
| MT9072AV2 | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays |
| MT90732 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
| MT90732AP | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
| MT90733 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS DS3 Framer (DS3F) |
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