- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄359234 > MT9072 (Zarlink Semiconductor Inc.) Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 PDF資料下載
參數(shù)資料
| 型號： | MT9072 |
| 廠商： | Zarlink Semiconductor Inc. |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 58/275頁 |
| 文件大?。?/td> | 3738K |
| 代理商： | MT9072 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁當前第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁
MT9072
Data Sheet
58
Zarlink Semiconductor Inc.
7.1.1 T1 Data Link (DL) Pin Access
When EDLEN(Y06) is set to "1"
the data link (DL) bits can be sourced/sinked to and from the TxDL and RxDL pins,
by enabling the corresponding pulses in either gapped clocks or enable low signals provided at the RxDLC and
TxDLC pins. The option of either gapped clock or enable signal is selected by control bit DLCK (Register address
Y06).
In D4 or ESF mode, the optional serial data link operates at 4 khz. In D4 mode the data link pins are used to
send/receive Fs bits only, while the Ft bits are generated internally. See Figures 40 to 43.
7.1.1.1 T1 Data Link (DL) Pin Data Received from PCM24
The RxDLC clock is derived from the receive extracted clock (EXCLi).The B8ZS decoded receive data, at
1.544 Mbit/s, is clocked out of the device on the RxDL pin with the rising edge of EXCLi and is aligned to RXDLC. In
order to facilitate the attachment of this data stream to a Data Link controller, the clock signal RxDLC (falling edge
of EXCLi) consists of positive pulses, of nominal width of 344 ns, during the Fs bit cell times that are selected for the
Data Link, with the rising edge aligned with the middle of the bit cell. DL data will not be lost or repeated when a
receive frame slip occurs as the DL data does not pass through the elastic buffer. See Figures 42 to 43 for timing
requirements.
7.1.1.2 T1 Data Link (DL) Pin Data Sent to PCM24
The TxDLC clock is derived from the transmit clock (TXCL) and is provided one frame before its usage on the
appropriate S-bit. Hence the TXDLC clock is provided one frame before it is used in ESF Mode in Frames 2, 4, 6, 8,
10, 12, 14, 16, 18, 20, 22, 24. See Figures 40 to 41 for timing requirements.
Register
Address
Register
Description
Y06
HDLC and Data Link Control
Register
This register determines the source of the Data Link which can be
the HDLC, Bit Oriented messages or the external Data Link. This
register also controls the type of clocks provided to the external
Data Link interface.
Y07
Transmit bit Oriented Message This register holds the message that will be sent in ESF FDL if the
BOMEN bit in Y06 is set.
Y08
Receive bit Oriented Message
Match
This register is the match register for received bit oriented message
Y12
Receive bit Oriented Message
This register holds the value of the receive bit oriented message
Y25
Receive Line Status and Timer
Latch
This register contains bit oriented message and bit oriented
message match latch bits.
Y35
Receive Line and Timer
Interrupt Status
This register contains bit oriented message and bit oriented
message match interrupt status bits.
Y45
Receive Line and Timer
Interrupt Mask
These are the mask bits for Y35.
Table 16 - Registers Related to the Data Link and Bit Oriented Messages (T1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT9072AB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AV | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90820 | Large Digital Switch |
| MT90820AL | Large Digital Switch |
| MT90820AL1 | Large Digital Switch |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT9072AB | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer |
| MT9072AV | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays |
| MT9072AV2 | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays |
| MT90732 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
| MT90732AP | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。