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參數(shù)資料
| 型號： | MT9072 |
| 廠商： | Zarlink Semiconductor Inc. |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 36/275頁 |
| 文件大?。?/td> | 3738K |
| 代理商： | MT9072 |
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MT9072
Data Sheet
36
Zarlink Semiconductor Inc.
197
D5
IM
I
Intel / Motorola.
High configures the processor interface for Intel type
of parallel non-multiplexed processors where RD and WR pins are
used. Low configures the processor interface for Motorola type of
parallel non-multiplexed processors where R/W and DS pins are used.
See Figure 28 and Figure 29.
198
C5
RESET
I
Reset.
When zero, all eight framers of the MT9072 are in a reset
condition where all registers are set to their default values. When one,
all eight framers of the MT9072 operate normally where all registers
may be programmed by the external processor. A valid reset condition
requires this input to be held low for a minimum of 100 ns. This input
should be set to zero during initial power up, then set to one.
199
A5
TAIS
I
Transmit Alarm Indication Signal.
When zero, all eight framers of
the MT9072 transmit an all ones signal (AIS) at the TPOS and TNEG
output pins. When one, all eight framers of the MT9072 transmit data
normally. This input is typically set to zero during initial power up, then
set to one.
200
B5
TxMF
I
Transmit Multiframe Boundary.
This pin accepts a frame pulse that
sets the multiframe boundary for the framer transmitters. The device
will generate its own multiframe boundary if this pin is held high. The
TxMF pin is held high in most applications. This input is common for all
eight framers, and is enabled on a per framer basis with a control
register bit. Operation is identical in 2.048 Mbit/s and 8.192 Mbit/s
modes.
In T1 mode the frame pulse applied to this pin sets the transmitted
D4/ESF multiframe boundary. The falling edge of this frame pulse
identifies basic frame 0 on the ST-BUS data stream (DSTi). This input
is enable with control bit TxMFSEL (Address YF1). See Figure 41.
In E1 mode the frame pulse applied to this pin sets the transmitted
channel associated signaling (CAS) multiframe boundary or the
transmitted CRC-4 multiframe boundary. The falling edge of this frame
pulse identifies basic frame 0 on the ST-BUS data stream (DSTi) of the
16 frame multiframe. This input is enabled with control bit MFBE
(Address Y02). See Figure 60.
201
A4
RSV
--
This pin should be tied low.
202
B4
RSV
--
This pin should be tied low.
203
C4
RSV
--
This pin should be tied low.
204
A3
TDI
IPu
Test Data Input.
One of five signals (TDI, TDO, TMS, TCK & TRST)
making up the Test Access Port (TAP) of the IEEE 1149.1-1990
Standard Test Port and Boundary-Scan Architecture. The TAP
provides access to test support functions built into the MT9072. The
TAP is also referred to as a JTAG (Joint Test Action Group) port.
Pin Description (continued)
Pin #
Name
Type
Description (see Notes 1 to 7)
LQFP
LBGA
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT9072AB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AV | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90820 | Large Digital Switch |
| MT90820AL | Large Digital Switch |
| MT90820AL1 | Large Digital Switch |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT9072AB | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer |
| MT9072AV | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays |
| MT9072AV2 | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays |
| MT90732 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
| MT90732AP | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
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