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參數(shù)資料
| 型號： | MT90520AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA456 |
| 封裝： | 35 X 35 MM, 1.27 MM PITCH, PLASTIC, MS-034, BGA-456 |
| 文件頁數(shù)： | 98/180頁 |
| 文件大?。?/td> | 1736K |
| 代理商： | MT90520AG |
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MT90520
Data Sheet
98
Zarlink Semiconductor Inc.
In SDT mode, additional network clock rates are required because the size of the transmitted VCs can differ. The
MT90520 permits RTS generation and SRTS clock recovery to be conducted on two different VC sizes (ranging
from n = 1 to n = 32) for each device configuration.
A secondary function of the network clock divider circuit is the generation of an internal 8 kHz clock signal from the
19.44 MHz network clock. This 8 kHz signal can then be used as a reference clock to the internal PLLs outlined in
Section 4.7.2.7. As an alternative, if the user wishes to provide his own 8 kHz reference for the internal PLL, an 8
kHz signal can be input directly on the PHY_CLK pin, provided that SRTS clock generation/recovery will not be
used.
Figure 38 - Network Clock Dividers
Clock Management Module
PHY_CLK
/ 256
/ 128
/ 64
/ 32
/ 16
/ 8 (DS1/E1)
Mux
FNXI1_RATE<2:0>
fnxi1
75,937.5 Hz
151,875 Hz
303,750 Hz
607,500 Hz
1.215 MHz
2.430 MHz
Mux
FNXI2_RATE<2:0>
8000 Hz
8_kHz
To internal
digital PLL
/ 2430
2:1
Mux
8_KHZ_SEL
PHY_CLK (8
kHz or 19.44
MHz)
fnxi2
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PDF描述 |
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參數(shù)描述 |
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