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參數(shù)資料
| 型號(hào)： | MT90520AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA456 |
| 封裝： | 35 X 35 MM, 1.27 MM PITCH, PLASTIC, MS-034, BGA-456 |
| 文件頁數(shù)： | 2/180頁 |
| 文件大?。?/td> | 1736K |
| 代理商： | MT90520AG |
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MT90520
Data Sheet
2
Zarlink Semiconductor Inc.
Applications
B-ISDN (Broadband ISDN) systems requiring flexible N x 64 kbps transport
Systems requiring af-vtoa-0078.000 (ATM Forum CES v2.0) “DS1 or E1 Nx64 Basic Service”, “DS1 or E1
Nx64 Service with CAS”, or “DS1 or E1 Unstructured Service” - flexible CES allows one-board solution to
support multiple CES modes
Systems requiring af-vtoa-0089.001 (ATM Forum - ATM Trunking Using AAL1 for Narrowband Services) -
transport of up to 128 channels per VC
DSLAM
IAD
Voice gateway
NGDLC
ATM Public Network access for PBX or CO
Description
The MT90520 8-Port Primary Rate Circuit Emulation AAL1 SAR allows primary rate TDM circuits to be carried over
ATM networks using Circuit Emulation Services. Up to 256 bidirectional ATM VC connections can be
simultaneously processed by the MT90520 CES AAL1 SAR device.
The MT90520
supports several modes of Circuit Emulation Services for DS1 and E1 rates. These include
Unstructured CES and Structured CES with and without Channel Associated Signalling (CAS).
On the TDM bus side, the MT90520 interfaces with 8 primary rate TDM ports operating at 1.544 Mbps or
2.048 Mbps. The configurable TDM ports interface directly with DS1 or E1 framers for Nx64 Structured operation,
or with DS1 or E1 LIUs in Unstructured mode.
On the ATM interface side, the MT90520 device meets the ATM Forum standard for UTOPIA Bus Level 2. The
MT90520 is capable of operating as a UTOPIA “master” (ATM-end), “slave” (PHY-end), or “multi-PHY slave” (PHY-
end). The UTOPIA port can operate in 8-bit or 16-bit mode, with a clock rate up to 52 MHz.
Each of the eight ports of the device contains a PLL, allowing independent timing of each TDM port. Each PLL
supports four modes of clock recovery: SRTS, Adaptive, Synchronous (from the Physical layer), or from the TDM
line clock. Although a complete clock recovery solution is provided internally, an optional external PLL or external
clock source is also supported.
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